奇分频电路_奇数分频

       实现奇数分频原理是分别用上升沿计数到 N/2+1，分频后输出时钟进行翻转，再计数到 N/2 输出 out_clk1，再用下降沿计数到 N/2+1，分频后输出时钟再进行翻转，再计数到 N/2 输out_clk2，将 out_clk1 和 out_clk2相或即可。我们可以通过修改 N 的值和计数器的位宽来实现其他奇数分频。 out_clk1 和 out_clk2 都已经是奇数分频的时钟，只不过占空比不是 50%。

`timescale 1ns / 1ps

module jifenpin(
input clk,
input rst_n,
output out_clk,
output out_clk1,
output out_clk2,
output reg [N/2:0] cnt_1   ,
output reg [N/2:0] cnt_2
    );
 parameter N=7;
 reg [N/2:0] cnt_1;
 reg [N/2:0] cnt_2;
 
 reg out_clk1;
 reg out_clk2;
 
 always@(posedge clk or negedge rst_n)begin
 if(!rst_n)begin
 out_clk1<=0;
 cnt_1<=1;
 end
 else begin
 if (out_clk1==0)begin
    if (cnt_1==N/2+1)begin
        out_clk1<=~out_clk1;
        cnt_1<=1;
    end
    else
        cnt_1<=cnt_1+1;
    end
 else if (cnt_1==N/2)begin
    out_clk1<=~out_clk1;
    cnt_1<=1;
 end
 else
    cnt_1<=cnt_1+1;
  end
end
  
 always@(negedge clk or negedge rst_n)begin
 if(!rst_n)begin
 out_clk2<=0;
 cnt_2<=1;
 end
 else begin
 if (out_clk2==0)begin
    if (cnt_2==N/2+1)begin
        out_clk2<=~out_clk2;
        cnt_2<=1;
    end
    else
        cnt_2<=cnt_2+1;
    end
 else if (cnt_2==N/2)begin
    out_clk2<=~out_clk2;
    cnt_2<=1;
 end
 else
    cnt_2<=cnt_2+1;
  end
end 
assign out_clk=out_clk1|out_clk2; 
endmodule

仿真结果如下图：