《A CMOS Time-to-Digital Converter With BetterThan 10ps Single-Shot Precision》论文阅读_start 信号和 stop 信号之间的时间间隔由非门的个数来决定,而非门的延迟时间可以

目录

（零）摘要

（一）INTRODUCTION（研究背景、项目创新点介绍）

一、TDC应用：

二、研究现状：

三、本项目要做的工作：

1、目标:

2、平衡:

3、解决思路:

（二）DELAYLINE INTERPOLATION（典型的基于延迟链的插值技术）

一、时间间隔的计算

 二、实现原理

 1、构成

（三）INTERPOLATION PRECISION（影响测量时间间隔精度的因素: 量化噪声、积分非线性、随机噪声）

一、影响插值器精度的因素

二、量化误差/噪声

1、定义：

2、影响因素：

三、积分非线性(INL)

1、定义：

2、影响因素：

3、DLL对INL的作用：

4、时间间隔测量结果中INL误差随测量时间和时间间隔长度变化。

 5、值得注意的是：

四、随机噪声

1、定义：

2、影响因素：

3、DLL延迟链架构：

（四）HIGH-PRECISION INTERPOLATION（四种高精度TDC插值技术: 参考循环结构、多级插值技术、亚门级延迟链、INL查找表校验(码密度校验)）

一、高精度插值技术

1、矛盾与平衡：

 二、参考回收循环结构：

1、循环过程：

2、经典参考循环结构及原理：

 3、针对插值改进的参考循环回收技术：

三、多级插值技术

1、单级插值的不足：

2、使用多级插值可以在延迟单元和存储器较少的情况下提高插值率。

​​​​​四、亚门级延迟链

1、传统级联延迟链的不足：

2、并联延迟链：

 五、INL查找表校验

1、码密度校验原理:

（五）TWO-LEVEL RECYCLING REFERENCE TDC（本项目两级循环参考TDC结构）

一、设计概述

 二、回收参考与计时器:TDC时序图如图所示：

 三、粗/细插补器

 四、延迟单元

1、粗插值器延迟单元的结构:

 2、差分信号的优点:

 3、细插值器结构:

（六）MEASUREMENTS（一系列对比实验结果）

一、硬件平台

二、性能评估

（七）CONCLUSION（得出结论）

1、本项目成果:

2、本项目使用的获得低非线性的高插值比的技术:

(1)参考循环回收技术：

(2)多级插值技术:

3、本项目使用的提高测量精度的技术:

(1)并行缩放延迟技术:

(2)INL查找表技术:

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（零）摘要

设计了一种高精度CMOS时间-数字转换器IC。时间间隔测量基于计数器和由稳定延迟线实现的两级插值。延迟线中的参考循环改善了插值器的积分非线性，并允许使用低频参考时钟。多级插值减少了延迟元件和寄存器的数量，并降低了功耗。延迟线中的负载电容器缩放并联结构允许非常高的分辨率。INL查找表减少了剩余非线性的影响。数字化电路以8.1 ps rms单次激发精度测量从0到204 s的时间间隔。5MHz外部参考时钟的分辨率为12.2 ps，仅通过20个延迟元件进行划分。

（一）INTRODUCTION（研究背景、项目创新点介绍）

一、TDC应用：

高精度时间间隔测量系统通常用于各种特殊的工业应用。例如，电信、核科学、频率合成、示波器和逻辑分析仪等测量设备，以及脉冲激光飞行时间测量，都利用了时间-数字转换器（TDC）或其他形式的时间间隔测量，所获得的性能在很大程度上取决于此类测量的精度。

二、研究现状：

1、许多模拟/数字插值方法可用于精确时间间隔测量。集成的基于延迟线的插值架构效果很好，通过稳定的延迟线将外部参考时钟周期划分为数百个等大小的时间间隙，可实现几十ps的单次触发精度

2、简单的直接计数参考时钟的周期数的分辨率取决于周期长度，如果提高精度就需要提高时钟频率(对振荡器要求高，功耗大)，内插值的测量方法可以降低对参考时钟的要求，而且精度较高。

3、高精度时间间隔测量要求插值电路：高分辨率 良好线性度

(1)量化噪声:取决于LSB，限制单次测量结果精度

(2)INL积分非线性:由PVT引起，INL随延迟链增长而增加(数学模型)，造成单次测量结果有误差

(3)随机噪声

4、异步测量使连续时间间隔的平均成为提高精度的有效方法。这种提高与平均结果的平方根呈反比。平均还减少了插值非线性对最终精度的影响。然而插值器的非线性表现在记录的单次结果分布的波动中，常用其sigma值表示测量精度。

三、本项目要做的工作：

1、目标:

高精度(量化噪声、INL小)TDC(CMOS)。

2、平衡:

采用低频(10MHz)参考时钟简化芯片使用和降低功耗；由于低参考频率的高分辨率插值会使插值比率很高，这可能导致延迟单元链很长，从而导致INL增加，精度有所下降，同时过长的延迟链也会增大芯片面积。

3、解决思路:

(1)参考回收循环降低延迟链长度；

(2)多级插值提高分辨率，减少延迟单元数量，降低功耗；

(3)基于并行缩放延迟单元的延迟线减小LSB；

(4)INL查找表校验剩余的非线性。

（二）DELAYLINE INTERPOLATION（典型的基于延迟链的插值技术）

一、时间间隔的计算

 1、延迟链将一个时钟周期分为8份(每一份的时间长度为状态用0,1,……,7表示)，表征细测量时间长度。

2、计数器由START信号启动、STOP信号终止，一个参考时钟周期递增一次，总共次，表征粗测量时间长度。

3、时间间隔计算公式:      

-----STOP信号到来时延迟链的状态       

-----START信号到来时延迟链的状态。

 二、实现原理

 1、构成

(1)计数器:对START、STOP之间的参考时钟周期计数

(2)延时单元和D触发器链:将一个参考时钟周期分为若干份，通过温度计编码表征细测量时间的状态；延迟线的长度与参考时钟相匹配。

(3)延迟锁相环DLL和环路滤波器(包含鉴相器和电荷泵)：延迟单元延迟时间受PVT影响，DLL与环路滤波器配合稳定延迟线中的延迟。DLL通过   调整延迟单元的延迟时间，直到鉴相器在其输入端检测到同步定时信号边缘，这意味着延时链总时长与参考时钟周期匹配。

结构示意如