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名称:任意整数分频器设计Verilog代码vivado ego1开发板(文末获取)
软件:vivado
语言:Verilog
代码功能:
任意整数分频器设计
1、支持进行任意整数分频
2、使用一个偶数分频器和一个奇数分频器模块
3、根据输入的分频值,选择输出偶分频还是奇分频
本代码已在ego1开发板验证,ego1开发板如下,其他开发板可以修改管脚适配:
1. 工程文件
2. 程序文件
3. 管脚约束
4. 程序编译
5. 仿真文件(testbench)
6. 仿真图
6.1 整体仿真
6.2 偶分频模块
下图可看出,输入N为偶数时,en使能信号为高电平,clk_div输出偶数分频信号
6.3 奇分频模块
下图可看出,输入N为奇数时,en使能信号为高电平,clk_div输出奇数分频信号
部分代码展示:
module div_n( input clk,//时钟100M input rst_n,//复位信号 input [14:0] N,//输入的分频倍数 output clk_div//输出分频信号 ); wire clk_div_ou;//偶分频信号 wire clk_div_ji;//奇分频信号 //偶分频模块 div_ou i_div_ou( . clk(clk),//时钟100M . rst_n(rst_n),//复位信号 . N(N),//输入的分频倍数 . en(~N[0]),//使能信号 . clk_div(clk_div_ou)//输出分频信号 ); //奇分频模块 div_ji i_div_ji( . clk(clk),//时钟100M . rst_n(rst_n),//复位信号 . N(N),//输入的分频倍数 . en(N[0]),//使能信号 . clk_div(clk_div_ji)//输出分频信号 ); assign clk_div=clk_div_ou | clk_div_ji;//输出偶分频或奇分频 endmodule
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