基于FPGA的数字秒表VHDL代码Quartus仿真_0 downto 7

名称：基于FPGA的数字秒表VHDL代码Quartus仿真（文末获取）

软件：Quartus

语言：VHDL

代码功能：

数字秒表

1.计时显示分、秒、毫秒

2.精度为10毫秒

3.可以控制复位、启动、暂停

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. RTL图

6. 仿真文件

7. 仿真图

部分代码展示:

LIBRARY ieee;
USE ieee.std_logic_1164.all; 
--秒表设计
ENTITY miaobiao IS 
PORT
(
   clk_in :  IN  STD_LOGIC;--1000HZ
   S1 :  IN  STD_LOGIC;--复位
S2 :  IN  STD_LOGIC;--启动
S3 :  IN  STD_LOGIC;--停止
LEDA :  OUT  STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管段选
SEL :  OUT  STD_LOGIC_VECTOR(2 DOWNTO 0)--数码管位选
);
END miaobiao;
ARCHITECTURE RTL OF miaobiao IS 
--分频到100Hz
COMPONENT div
PORT(
 clk_in : IN STD_LOGIC;--1000HZ
 S1 : IN STD_LOGIC;
 clk_100Hz : OUT STD_LOGIC--100Hz
);
END COMPONENT;
--秒表控制模块
COMPONENT control
   PORT (
      clk_100Hz              : IN STD_LOGIC;--100Hz
      S2              : IN STD_LOGIC;--启动
      S3               : IN STD_LOGIC;--停止
      S1              : IN STD_LOGIC;--复位
Millisecond  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--10毫秒BCD码
second       : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--秒BCD码
minute       : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--分BCD码
hour       : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--时BCD码
   );
END COMPONENT;
--数码管显示模块
COMPONENT display
PORT(clk : IN STD_LOGIC;
 S1 : IN STD_LOGIC;
 hour : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
 Millisecond : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
 minute : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
 second : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
 LEDA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
 SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)
);
END COMPONENT;
SIGNALhour :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNALMillisecond :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNALminute :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNALsecond :  STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNALclk_100Hz :  STD_LOGIC;
BEGIN 
--分频到100Hz
U_div : div
PORT MAP(
 clk_in => clk_in,
 S1 => S1,
 clk_100Hz => clk_100Hz
 );
--秒表计时模块
U_control : control
PORT MAP(
 clk_100Hz => clk_100Hz,
 S2 => S2,
 S3 => S3,
 S1 => S1,
 hour => hour,
 Millisecond => Millisecond,
 minute => minute,
 second => second
 );

源代码

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