基于FPGA的并行DDS设计

       本文的多路DDS并行模块主要通过输入四个相位相差90°的频率控制字，输出控制字对应的低分辨率且宽带宽的时钟信号。该多路DDS并行模块主要包括相位加法器、rom查找表和多路复用器。模块原理框图如下所示：

模块功能原理如下：

32位相位累加器是由加法器和寄存器组成,频率控制字K控制每次加法器步长,当其和大于 32位时溢出,完成一个周期；第一路相位生成电路的输出，即相位寄存器1的输出值为第一路相位寄存器的输出值和频率控制字K的相加值，第二路相位生成电路的输出为第二路相位寄存器的输出值和频率控制字K的相加值，依次类推。在最后一路，其相位寄存器的输出为本路相位寄存器的输出值和频率控制字4K的相加值。

相幅转换器是利用查找表(ROM)来实现,即将一个周期的正弦函数采样2^32个点存放在ROM中,并量化为9位的幅度值,然后用相位累加器作为地址控制输出。

在一个时钟周期内，四选一数据选择器MUX以4*FMHz的频率轮流的选通四路单路的DDS，这样并行DDS电路输出的幅度值通过数据选择器进行合并，单路DDS1至DDS4的输出值相互内插，输出相位为K/4、2K/4、3K/4、K对应的幅度值，数据的采样间隔由原来的4*FMHz加快到 FMHz，即合并后的输出频率和工作频率为4*FMHz、频率控制字为K/4的单个DDS电路的输出等同，等效于系统时钟提高了4倍，扩展了输出带宽。

仿真结果如下：