Vivado2019.1调试（Mark Debug+Set Up Debug）（补充详细版）_vivado set up debug里面找不到端口

1.在verilog源码中标记待测信号（最好将待抓取信号引到IP顶层文件中）

信号可以是输入输出端口：(* MARK_DEBUG="true" *)output wire  m00_axis_tvalid

也可以是顶层文件中设计的wire或reg信号：(* MARK_DEBUG="true" *)wire  tp_axis_tvalid

 ps:这一步尽可能多的标记信号，这样可以减少综合次数。

2.Open Synthesized Design ->Set Up Debug

一直勾选next直到

点击Find Nets to Add

 

只有第一步中添加 (* MARK_DEBUG="true" *)的信号才能找到

将获得的待测信号添加到ila核中，Vivado会根据源码中设计的时钟，自动选择待测信号的时钟域，这是相比于其他Debug方式的优点

 设置采样深度

 同时可以看到，每次设置都会移除之前设置的ila_core

 保存设计（这一步相当于将setupdebug的xdc约束添加到了综合好的网表中)

之后就可以布局布线生成比特流上板测试了！

3.Debug_hub 、ila_core、Jtag时钟对应关系（非常重要）

（ Debug_hub时钟频率 >= ila_cor时钟频率 > Jtag时钟频率）同时（Debug_hub时钟频率 >=2.5倍Jtag时钟频率）

Debug_hub时钟频率可以在xdc中修改，一般默认为300MHz，一般无需修改。

4.如有其他时序问题可以参考Vivado仿真调试手册ug908-vivado-programming-debugging