【题目精刷】2022AMD-数字IC_设a为理想运放,已知运算放的最大输出电压uom=12v

为了能够在做题目的过程中学习到需要的知识，对每道题知识参考或者知识详情都做了详细的说明。方便后续复习。欢迎对文中的解答批评指正。

Rivision

1. According to the timing report information given below, the clock period value in constraints should be?

startpoint: din_reg  (rising edge-triggered flip-flop clocked by CLK)，
Endpoint:   dout_reg (rising edge-triggered flip-flop clocked by CLK).
Path troup: CLK.
Path Type: max
Point	                    Incr	    Path
clock CLK (rise edge)	    0.00	0.00.
clock network delay(idea1)	0.00	0.00
din_reg/CK (DFFX1)	        0.00	0.00
din_reg/Q (DFFX1)	        24.86	24.86
U3/X(BUFX1)	                7.46	32.31
dout_reg/D (OFFX1)	        0.00	32.31
data arrival time		32.31
clock CLK (rise edge)	    50.00	50.00
clock network delay (ideal)	0.00	50.00
clock uncertainty	        -5.00	45.00
dout_reg/CK (DFFX1)     	0.00	45.00
library setup time	        7.90	37.10
data required time		37.10
data required time		37.10
data arrival time		-32.31
slack (MET)		4.78 
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• A. 32.31
• B. 50
• C. 37.10
• D. 4.78

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根据时序报告看时钟周期。

clock CLK (rise edge) 50.00 50.00

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2. Which statement is NOT correct?

• A. A static method has no access to non-static members (class properties or methods).
• B. A static method can directly access static class properties or call static methods of the same class.
• C. Static methods can be virtual
• D. The static class properties can be used without creating an object of that pe.

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方法可以声明为静态。

• 静态方法受所有类作用域和访问规则的约束，但其行为类似于可以在类外调用的常规子程序，即使没有类的实例化。
• 静态方法不能访问非静态成员（类属性或方法），但可以直接访问静态类属性或调用同一类的静态方法。
• 在静态方法主体中访问非静态成员或特殊this句柄是非法的，会导致编译器错误。
• 静态方法不能是虚的。

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3. 在下图示电路中，设A为理想运放，已知运算放的最大出电压UOm=±12V，当UI=8V时，UO=

• A.-12V
• B.12V
• C.-16V
• D.16V

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图片是网上找的。

虚短：虚短是指在分析运算放大器处于线性状态时，可把两输入端视为等电位，这一特性称为虚假短路,简称虛短。显然不能将两输入端真正短路。运放放大倍数很大，而输出电压有限，因此运放差模输入电压差小于1mV，输入端近似等电位，相当于“短路”。开环电压放大倍数越大，输入端电位越接近。

虚断：运放差模输入电阻很大（大于1MΩ），因此流入运放输入端的电路往往小于1uA，远小于输入端外电路的电流。故通常把运放的两输入端视为开路。

同相端接地0V，反相端与同相端虚短，也是0V。
又因为虚断，所以
$$\frac{v_i-0V}{10k\Omega }=\frac{0V-v_o}{20k\Omega }$$

算得 $v_o=-16V$

由于UOm=±12V，所以是-12V。

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4. The logic module composed of two flip-flops. The delay value of each part: the output delay of the D flip-flop: Tco: setup time: Tsu; hold time: Thold; the clock period: T; the delay from the clock to the first-stage clock terminal: T1, to the clock delay of the second stage is T2; the delay of the combinational logic between the two flip-flops is Tcomb. Given T, the minimum Tcomb is______.

• A. T - Tco - Tsu - Thold - (T1-T2)
• B. T - Tco - Tsu + Thold - (T1-T2)
• C. T - Tco - Tsu - (T1-T2)
• D. T - Tco - Thold - (T1-T2)

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建立关系： T1 + Tco + Tcomb + Tsu < T2 + T
保持关系： T1 + Tco + Tcomb > T2 +Thold

则：
Tcomb < T - (T1-T2) - Tco - Tsu
Tcomb > -(T1-T2) -Tco + Thold

选项好像不对？还是说这里的 the output delay of the D flip-flop: Tco 有其他含义？

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5. In SDC clock constraint definition, if master clock MST_CLK is 1000ps, what’s the clock period or generation clock GEN_CLK?( )

create_clock [get_ports MST_CLK_PORT] -name MST_CLK -period 1000 -waveform {0 500}
create_generated_clock [get_ports GEN_CLK_PORT] -name GEN_CLK -source [get_ports MST_CLK_PORT] –master_clock MST_CLK -edges {1 3 5}  
1
2

• A. 1000ps
• B. 2000ps
• C. 3000ps
• D. 5000ps

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MST_CLK 的周期是 1000ps。
-edge：作为一个对应源时钟边沿的整数列表，表明从哪个沿产生生成时钟的边沿。时钟沿的个数为奇数个，至少3个。由1开始计数，表示第一个上升沿。
-edges {1 3 5} 则表示主时钟的第 1，3，5个边沿对应生成时钟的边沿。也就是二分频。

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6. Which statement is correct?

• A. UVM test termination is using raise/drop uvm_object
• B. When we set the verbosity to UVM_LOW, the message with UVM_NONE cannot be issued.
• C. If we set the configuration object in test layer, both subcomponents and sequences can retrieve its handle.
• D. In SV language, It fails to cast a null pointer to an object. “$(abc, null);”

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参考：《UVM实战》
A: UVM中通过objection机制来控制验证平台的关闭。在每个phase中，UVM会检查是否有objection被提起（raise_objection），如果有，那么等待这个objection被撤销（drop_objection）后停止仿真；如果没有，则马上结束当前phase。
B: 冗余度阈值。UVM通过冗余度级别的设置提高了仿真日志的可读性。在打印信息之前，UVM会比较要显示信息的冗余度级别与默认的冗余度阈值，如果小于等于阈值，就会显示，否则不会显示。默认的冗余度阈值是UVM_MEDIUM，所有低于等于UVM_MEDIUM（ 如UVM_LOW）的信息都会被打印出来。

typedef enum
{
    UVM_NONE = 0,
    UVM_LOW = 100,
    UVM_MEDIUM = 200,
    UVM_HIGH = 300,
    UVM_FULL = 400,
    UVM_DEBUG = 500
} uvm_verbosity;
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C:
D: 给 abc 对象赋空指针。$cast()

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7. Which of the following descriptions of code coverage are incorrect?

• A. A code coverage rate of 100 percent indicates that code bugs have been eliminated
• B. Code coverage includes functional coverage
• C. Code coverage includes conditional coverage
• D. Code coverage includes statement coverage

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用测试平台覆盖的设计内的语句、块、路径等的百分比就是该测试平台的代码覆盖率。
大多数HDL仿真器支持的代码覆盖率参数包括：

1. 行覆盖率(Line coverage)/语句覆盖(Statement Coverage)
   衡量多少行代码已经被执行过。
2. 路径覆盖率(Path Coverage)
   在穿过代码和表达式的路径中有哪些已经被执行过。
3. 条件覆盖率 (Conditional coverage)
   判定式中有多个逻辑条件时，要求每个条件的取值均得到验证。
4. 分支覆盖率(Branch coverage)
   衡量代码中的分支覆盖的情况。if…else、case、?..:
5. 翻转覆盖率(Toggle coverage)
   哪些单比特变量的值为0或1.
6. 有限状态机覆盖率(FSM coverage)
   状态机中哪些状态和状态转换已经被访问过。

功能覆盖率是和设计意图紧密相连的,有时也被称为“规范覆盖率”,而代码覆盖率则是衡量设计的实现情况。设想某个代码块在设计中被漏掉的情况。代码覆盖率不能发现。

A: 说的是代码bug，不是系统bug。

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8. Which are the basic steps about logic synthesis?

• A. Translate
• B. Mapping
• C. Optimization
• D. Over Constraint

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Synopsys综合工具DC处理流程 ：synthesis＝translation＋mapping＋optimization

1. translation：把设计的HDL描述转化为GTECH库元件组成的逻辑电路；GTECH库是Synopsys公司提供的通用的、独立于工艺的元件库。
2. mapping：将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。
3. optimization：根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。

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9. The time required for an input data to settle _______ the triggering edge of clock is known as “Setup Time”.( )

• A. Before
• B. During
• C. After
• D. All of the above

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• 寄存器的建立时间：指在时钟上升沿到来之前数据必须保持稳定的时间。
• 寄存器的保持时间：指在时钟上升沿到来之后数据必须保持稳定的时间。
• 寄存器的恢复时间：复位/置位信号到来后到时钟翻转到达的时间。也被称为复位/置位信号的建立时间。
• 寄存器的移除时间：时钟边沿之后复位/置位信号必须保持有效的时间。也被称为复位/置位信号的保持时间。

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10. The difference in the clock latency between two sink pins is called.

• A. Clock transition
• B. Clock skew
• C. Clock network delay
• D. Clock jitter

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时钟转换：时钟电平转换。
时钟偏斜：是一个信号时钟沿着同一个时钟网络到达源寄存器和目标寄存器的时间差。
时钟网络延迟：由于时钟布线带来的延迟。
时钟抖动：某一点给定点上时钟周期发生短暂的变化，即相邻两个时钟周期之间存在的时间差值。

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11. Suppose metal min width is 3x and metal min-space is 5x, the metal pitch is: ( )

• A. 4x
• B. 5x
• C. 6x
• D. 8x

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网上找的图，不一定对，这个图的的意思是metal pitch是两块金属中间位置的间隔，这里就是线宽加上中间间隔。

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12. What is the advantage of the cells with high threshold voltage?

• A. High speed
• B. Low leakage current
• C. Small cell size
• D. None of above

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低阈值标准逻辑单元速度快、漏电流大。
高阈值标准逻辑单元速度慢、漏电流小。

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13. Which of the following methods could reduce power consumption for a chip? ( )

• A. Use higher advanced process
• B. Shut down some useless logic modules
• C. Raise voltage
• D. Lower frequency

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CMOS 电路功耗类型：

• 动态功耗：负载电容充放电引起的功耗。
• 静态功耗：漏电流引起的功耗。

$$P=\stackrel{动态功耗}{\overbrace{\underset{翻转功耗}{\underbrace{\frac{1}{2}\cdot C\cdot V_{DD}^2\cdot f\cdot N_{SW}}}+\underset{短路功耗}{\underbrace{Q_{SC}\cdot V_{DD}\cdot f\cdot N_{SW}}}}}+\stackrel{静态功耗}{\overbrace{\underset{漏电流功耗}{\underbrace{I_{leak}\cdot V_{DD}}}}}$$

• $C$：结电容。
• $N_{SW}$：单周期内翻转晶体管数目。
• $f$：系统工作时钟频率。
• $V_{DD}$：供电电压。
• $Q_{SC}$：翻转过程中的短路电量。
• $I_{leak}$：漏电流。

A: 随着工艺的上升，晶体管阈值降低，漏电流变大，静态功耗变大。而90nm及更高的工艺，静态功耗大于动态功耗。
B：减小 $N_{SW}$
C: 增大 $V_{DD}$
D: 降低 $f$

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14. How to fix hold violation in ECO stage?( )

• A. Insert delay cells
• B. Sizing up cells
• C. Add delay in capture clock tree
• D. Add delay in launch clock tree

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保持关系：
$$t_{launch}+t_{clk2q}+t_{logic}>t_{capture}+t_{hold}$$

数据路径延迟过小，时钟路径延迟过大。

ECO stage：Engineering Change Order 工程改动要求
分类：

• 类1：Logic ECO：负责改动电路的逻辑功能
• 类2：Physical ECO：负责改动电路的物理实现以满足各种约束要求

A: 如果是 Logic ECO，可以在数据路径插入延迟单元，增大$t_{logic}$
B：调整单元大小？不知道什么意思
C: Physical ECO, 增大 t_{capture}
D: 反了

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15. ESD (Electrostatic discharge) is the sudden flow of electricity between two electrically charged objects cansed by contact, an electrical short, or dielectric breakdown. What are the ESD cases in daily life?( )

• A. The static electricity you can feel after drying clothes in a tumble dryer
• B. Rub a carpet and then touch a metal door handle
• C. Touch a metal stick with anti-static gloves
• D. The shock when touching the banister of an escalator

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生活中静电放电 ESD (Electrostatic discharge) 的例子：
A: 用滚筒烘干机烘干衣服后能感受到的静电
B：摩擦地毯，然后触摸金属门把手
C: 使用防静电手套接触金属棒
D: 触摸扶梯扶手时的点击

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16. Dynamic power is proportional to( )

• A. Frequency
• B. Load Capacitance
• C. Work temperature
• D. Threshold Voltage

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见第13题的公式

D: 温度应该主要影响漏电流从而影响静态功耗。

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17. Which of the following descriptions is correct about inverter?( )

• A. CMOS inverter VTM is about 1/2VDD
• B. When input is low, the output voltage=VDD
• C. Inv is an important device for Memory
• D. We want smaller SNM in the circuit

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A: 不清楚VTM的含义
B:
C: 存储单元主要是晶体管吧？这方面不太懂。
D：SNM 静态噪声容限，Static Noise Margin。噪声容限应该是越大越好吧。

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18. PN结的特性包括哪些

• A. 单向导电性
• B. 电容特性
• C. 电阻特性
• D. 击穿特性

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无

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19. PC协议的层次包括哪些

• A. Transaction Layer
• B. Data Link Layer
• C. Physical Layer
• D. Network Layer

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PC协议是什么？指计算机网络协议？

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20. 为了避免50Hz电网电压的干扰进入放大器，应选用哪种滤波器?

• A. 带通
• B. 带阻
• C. 低通
• D. 高通

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滤掉50Hz就行。

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21. 如下图电源管理电路，当FEC EN(GP4 15)=0电平时，3V3_Output的电压为:

• A. 0V
• B. 3.3V
• C.高阻态

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无图

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22. Which of the following memories needs to keep refreshing? （ ）

• A. DRAM
• B. SRAM
• C. Flash
• D. ROM

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无

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23. which of following code would print “hello”( )

A.

int main(){
    int num = 100;
    char *p = NULL;
    char str[] = "hello";
    num = strcpy(p,str);
    printf ("%s\n", str);
    return 0;
}
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B.

int main(){
    char *p = NULL;
    char str[] = "hello";
    sprintf(p, str);
    printf("%s\n", p);
    return 0;
}

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C.

int main() {
    int num = 100;
    char *p=(char*)malloc(20);
    char str[]="hello";
    num = strcmp(p,str);
    printf("%s\n", p);
    free(p);
    return 0;
}
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D.

int main( ){
    char *p=(char*)malloc(20);
    char str[]="hello";
    sprintf(p,str);
    printf("%s\n", p);
    free(p);
    return 0;
}
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• A. A
• B. B
• C. C
• D. D

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A：
strcpy：char *strcpy(char *dst, const char *src);
这里将str复制给p，不过最终输出str。

B:
sprintf: int sprintf( char *buffer, const char *format [, argument,…] );
将字符格式化输出到另一个字符串。
这里指针没有指向已开辟的空间。

C:
strcmp() 函数用于对两个字符串进行比较（区分大小写）。
int strcmp(const char* stri1，const char* str2);

D：
见B

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24. 单稳态触发器的输出状态有( )

• A.一个稳态、一个暂态
• B.两个稳态
• C.只有一个稳态
• D.没有稳态

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单稳态触发电路 (Monostable Multivibrator, 又称 One-shot) 的工作特性具有以下特点。

• (1) 它有一个稳定状态和一个暂稳态；
• (2) 在外界触发脉冲作用下，能从稳定状态翻转到暂稳态；
• (3) 暂稳态维持一段时间以后，将自动返回稳定状态。暂稳态的待续时间，就是电路输出脉冲的宽度，它仅取决千电路本身的参数，而与触发脉冲的宽度和幅度无关。

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25. 下列关于TTL, CMOS, ECL电路描述不正确的是( )

• A. CMOS电路的输入端不用的话不能悬空，TTL的输入端不用的时候可以悬空。
• B. CMOS输出可以直接驱动TTL输入，反之亦然。
• C. ECL电路工作在截止区或线性区。
• D. ECL集成电路的开关管具有很高的输入阻抗和低的输出阻抗，所以带负载能力强

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TTL: 晶体管-晶体管逻辑（Transistor-Transistor-Logic ）电路。

CMOS：互补型金属氧化物半导体(Complementary Metal-Oxide-Semiconductor)电路。

ECL：发射极耦合逻辑(emitter coupled logic)电路。

A: CMOS 电路不使用的输入端不能悬空，会造成逻辑混乱。因为CMOS电路输入阻抗非常高，很容易收到干扰，必须将不用的输入端接地。TTL电路不使用的输入端悬空为高电平。

B: TTL与CMOS电平、驱动能力不匹配，需要接口转换电路。

C: TTL 门电路中，三极管工作千饱和、截止状态。三极管导通时工作在饱和状态，管内的存储电荷限制了电路的工作速度，尽管采取了一系列改进措施，但都不是提高工作速度的根本办法。ECL门电路就是为了满足更高的速度要求而发展起来的一种高速逻辑电路。它采用了高速电流开关型电路，内部三极管工作在放大区或截止区，这就从根本上克服了因饱和而产生的存储电荷对速度的影响。

D: 由于 ECL 门电路的射极耦合电阻较集电极电阻大得多，因而输入阻抗高；输出电路是工作在放大状态的射极跟随器，其输出阻抗很低，因而 ECL 门电路带负载能力强。

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26. 如图所示的P型半导体MIS结构的C-V特性图中，AB段表示多子积累，CD段表示（ ）

• A.平带状态
• B.多子耗尽
• C.少子反型
• D.多子积累

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不会做，网上找的答案。

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