Verilog实现偶数、奇数、半整数、分数（小数）分频，画电路图用D触发器实现分频_verilog中如何实现多分频

作者：AllinToyou | 2024-05-01 13:46:16

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verilog中如何实现多分频

通常我们说对原时钟进行N分频，即分频后的时钟的一个周期是原时钟周期的N倍。N可以为偶数、奇数、半整数、分数（小数）。

1.偶数分频

Verilog：N为偶数，使用一个计数器循环0-(N-1)进行计数，在N/2-1与N-1分别将输出取反，即完成了N分频。

若果采用D触发器画出分频器，单个D触发器的反向输出到输入就构成了一个简单的2分频器，以此为基础，其分频输出作为下一级D触发器的时钟，如此串联起来，x个串联就是2^x分频，属于偶数分频，如图1[1].

Verilog：N为奇数，使用一个计数器循环0-(N-1)进行计数，控制(N-1)/2个高电平

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