Verilog 学习小白笔记（七）_verilog primitive中table怎么看

十二章

一、UDP基础知识
1、UDP：User-Defined Primitive用户自定义原语，类似and、nand、or、xor等内置原语//UDP名和端口列表

	primitive<udp_name>(<输出端口名>，（只允许一个输出端口）
	<输入端口名>)；
	//端口说明语句
	output<输出端口名>;
	input<输入端口名>;
	reg<输出端口名>;（可选，只有表示时序逻辑才用得到）
	//UDP初始化
	initial <输出端口名>=<值>
	//UDP状态表
	table
		<状态表>
	endtable
	//UDP结束定义
	endprimitive
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2、UDP定义规则：
只能采用标量一位输入端口，允许多个输入端口
只能采用一位标量输出端口，在端口列表第一个，只能有一个输出
UDP无法处理z值，默认为x
不支持inout端口
与模块同级

二、表示组合逻辑的UDP
1、表示组合逻辑的UDP根据内部列出的表示输入输出的状态表，有输入确定输出

primitive udp_and(out,a,b)
	output out;
	input a,b;
	table
	      //a,b:out;//输入顺序要与端口列表一致
		0 0:0;
		0 1:0;
		1 0:0;
		1 1:1;
	endtable
	endprimitive
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2、表中没有的状态输出则为x
3、当输入中有一个的值与输出无关时，写为？
4、UDP调用与门级原语相同

三、表示时序逻辑的UDP
1、输出必须声明为reg
2、也可以用initial初始化
3、状态输入项可以是电平或者是跳变的形式
4、当前状态即为寄存器的当前值
5、状态表格式
<输入1> <输入2>…<输入n>:<当前状态>:<下一状态>;
6、必须列出所有输入组合
7、电平敏感的表示时序逻辑的UDP

//电平敏感锁存器
primitive latch(q,d,clock,clear);
output q;
reg q;
input d,clock,clear;
initial
	q=0;
table
//d  clock clear :q :q+
  ?   ?      1   :? : 0;
  1   1      0   :? : 1;
  0   1      0   :? : 1;
  ?   0      0   :? : -;//如果clock=0，保持原状态不变
endtable
endprimitive
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8、边沿敏感表示的时序逻辑的UDP

primitive  edg_dff(output reg q=0,
		   input d,clock, clear);
table
	?  ?  1  : ?: 0;
	?  ? (10): ?: -;
	1 (10) 0 : ?: 1;
	0 (10) 0 : ?: 0;
	? (1x) 0 : ?:-;
	? (0?) 0 : ?:-;
	? (x1) 0 : ?:-;
      (??) ?   0 : ?:-;
endtable
endprimitive
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9、状态表的同一行不准同时有多个跳变