【嵌入式】FPGA入门设计——1位全加器_开发板插入元件

一、实验准备

实验目的：

基于Quartus-II软件完成一个1位全加器的设计，分别采用：原理图输入以及Verilog编程 这两种设计方法。

实验环境：

• 软件：QuartusII 13.0
• 开发板：Intel DE2-115

二、设计半加器

详细操作见：【嵌入式】Quartus-II实现D触发器

1、创建工程

开发板选择【EP4CE115F29C7】

2、创建原理图文件

【File】→【New】

添加元件

• and2 ×1
• xor ×1
• 输入引脚input ×2
• 输出引脚output ×2

连接

保存文件

3、编译原理图文件

编译

【tool】→【Netlist Viewers】→【RTL Viewer】查看电路图

4、仿真

【File】→【New】创建VWF文件

添加信号，并进行编辑

然后进行仿真
功能仿真：

时序仿真：

三、全加器原理图输入

利用半加器实现全加器

将半加器项目设置为元件：
【File】→【Create/Update】→【Create Symbol Files for Current File】

1、绘制原理图

新建【Block Diagram/Schematic File】
添加元件

• 半加器 ×2
• or2 ×1
• 输入引脚input ×3
• 输出引脚output ×2

连接

保存文件

2、编译原理图

编译如果报错，很有可能是半加器元件所在文件未载入
【Assignments】→【Settings】→【Libraries】

选中半加器元件文件夹后【Add】，删去原本线路中的半加器，重新添加

编译成功，查看原理图

3、仿真

创建VWF文件，添加输入信号

功能仿真：

时序仿真：

四、全加器Verilog编程

1、创建Verilog文件

写入以下代码（注意代码中module后的模块名）

module Verilog1(
	//输入信号，ain表示被加数，bin表示加数，cin表示低位向高位的进位
	input ain,bin,cin,
	//输出信号,cout表示向高位的进位，sout表示本位的相加和
	output reg cout,sout

);
reg s1,s2,s3;
always @(ain or bin or cin) begin
	sout=(ain^bin)^cin;//本位和输出表达式
	s1=ain&cin;
	s2=bin&cin;
	s3=ain&bin;
	cout=(s1|s2)|s3;//高位进位输出表达式
end
endmodule
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

2、编译Verilog文件

保存后将其放至顶层

编译后查看电路原理图

3、仿真

创建VWF文件，添加输入信号

功能仿真：

时序仿真：

五、开发板烧录

课上没做出来