emif接口速率问题_基于EMIF接口的双速率1553B总线设备通信方法与流程

本发明涉及计算机总线通信

技术领域：

，尤其涉及一种基于EMIF(ExternalMemoryInterface，外部存储器接口)接口的双速率1553B总线设备通信方法。

背景技术：

：某一1553B总线通信设备，如果采用一个DSP(DigitalSignalProcessing，数字信号处理)处理器连接一个1553B总线控制器，需要同时采用1Mbps和4Mbps的通信速率分别与不同的1553B总线设备进行通信。如果在DSP处理器上对1553B总线控制器采用切换速率配置的方式，来实现同时与1Mbps和4Mbps的1553B总线设备通信，势必会造成信号的不同步或者数据的丢失。技术实现要素：针对上述问题，本发明提供了一种基于EMIF接口的双速率1553B总线设备通信方法，利用DSP处理器向FPGA(Field－ProgrammableGateArray，现场可编程逻辑门阵列)发送命令包和中断信号，FPGA分别与速率为1Mbps和4Mbps的1553B总线控制器连接，执行DSP处理器所发送的命令，FPGA执行命令后向DSP处理器返回应答包，通过上述方法实现同时对1Mbps和4Mbps速率的1553B总线设备通信，并且保证信号的同步性和完整性。为实现上述目的，本发明提供了一种基于EMIF接口的双速率1553B总线设备通信方法，包括：DSP处理器通过EMIF总线向FPGA发送命令包和中断信号；所述FPGA根据所述中断信号分别通过1Mbps和4Mbps的1553B总线控制器执行所述命令包对应的命令；所述FPGA向所述DSP处理器返回应答包和中断通知。在上述技术方案中，优选地，基于EMIF接口的双速率1553B总线设备通信方法还包括：所述FPGA在收到所述DSP发送的命令包时，利用FIFO(FirstInputFirstOutput，先进先出存储器)缓存所述命令包；所述FPGA在向所述DSP发送应答包时，利用所述FIFO缓存所述应答包。在上述技术方案中，优选地，所述FPGA通过速率为1Mbps的1553B总线控制器与一1553B总线设备相连接；所述FPGA通过速率为4Mbps的1553B总线控制器与另一1553B总线设备相连接。在上述技术方案中，优选地，所述中断信号用于通知所述FPGA执行命令，所述中断通知用于通知所述DSP处理器命令执行完毕。在上述技术方案中，优选地，所述FIFO设置于所述FPGA端，所述FIFO用于缓存命令包和应答包。在上述技术方案中，优选地，所述命令包的通信协议格式包括包头、数据长度、命令字、操作数据和校验位。在上述技术方案中，优选地，所述应答包的通信协议格式包括包头、数据长度、应答命令字、应答数据和校验位。在上述技术方案中，优选地，所述命令字包括速率为4Mbps的1553B总线控制器的操作指令和速率为1Mbps的1553B总线控制器的操作指令。与现有技术相比，本发明的有益效果为：利用DSP处理器向FPGA发送命令包和中断信号，FPGA分别与速率为1Mbps和4Mbps的1553B总线控制器连接，执行DSP处理器所发送的命令，FPGA执行命令后向DSP处理器返回应答包，通过上述方法实现同时对1Mbps和4Mbps速率的1553B总线设备通信，并且保证信号的同步性和完整性。附图说明图1为本发明一种实施例公开的基于EMIF接口的双速率1553B总线设备通信方法的流程示意图；图2为本发明一种实施例公开的基于EMIF接口的双速率1553B总线设备通信方法的系统示意图。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明做进一步的详细描述：如图1和图2所示，根据本发明提供的一种基于EMIF接口的双速率1553B总线设备通信方法，包括：DSP处理器通过EMIF总线向FPGA发送命令包和中断信号；FPGA根据中断信号分别通过1Mbps和4Mbps的1553B总线控制器执行命令包对应的命令；FPGA向DSP处理器返回应答包和中断通知。在该实施例中，DSP处理器与FPGA通过EMIF总线和中断信号相连接，DSP处理器与FPGA之间的EMIF总线采用数据包的形式通信，分为命令包和应答包。其中，DSP处理器为主动方，向FPGA发送命令包，并发送中断信号通知FPGA执行命令，FPGA为被动方，FPGA分别与速率为1Mbps和4Mbps的1553B总线控制器连接，FPGA操作1553B总线控制器执行相应的命令后向DSP处理器返回应答包，并发送中断通知至DSP处理器确定命令执行完毕。在上述实施例中，优选地，基于EMIF接口的双速率1553B总线设备通信方法还包括：FPGA在收到DSP发送的命令包时，利用FIFO缓存命令包；FPGA在向DSP发送应答包时，利用FIFO缓存应答包。在上述实施例中，优选地，FPGA通过速率为1Mbps的1553B总线控制器与一1553B总线设备相连接；FPGA通过速率为4Mbps的1553B总线控制器与另一1553B总线设备相连接。在上述实施例中，优选地，中断信号用于通知FPGA执行命令，中断通知用于通知DSP处理器命令执行完毕。在上述实施例中，优选地，FIFO设置于FPGA端，FIFO用于缓存命令包和应答包。在上述实施例中，优选地，命令包的通信协议格式包括包头、数据长度、命令字、操作数据和校验位。具体的命令包通信协议格式如表1所示：表1命令包通信协议格式在上述实施例中，优选地，应答包的通信协议格式包括包头、数据长度、应答命令字、应答数据和校验位。具体的应答包通信协议格式如表2所示：表2应答包通信协议格式名称内容长度(字节)包头0xAA552数据长度此包数据长度(除包头)2应答命令字返回命令包中的命令字2数据应答数据N校验CRC校验2在上述实施例中，优选地，命令字包括速率为4Mbps的1553B总线控制器的操作指令和速率为1Mbps的1553B总线控制器的操作指令。其中，速率为4Mbps的1553B操作指令如表3所示，速率为1Mbps的1553B操作指令如表4所示：表3速率为4Mbps的1553B操作指令4Mbps1553B操作指令指令码说明CMD_EMIF_1553B_INIT_BC00x1010初始化BC模式CMD_EMIF_1553B_BC2RT_00x1011BCtoRTCMD_EMIF_1553B_RT2BC_00x1012RTtoBCCMD_EMIF_1553B_INIT_RT00x1013初始化RT模式CMD_EMIF_1553B_PUT_RT_00x1014设置RT数据CMD_EMIF_1553B_GET_RT_00x1015获取RT数据CMD_EMIF_1553B_RTSET_VW_00x1016设置RT矢量字CMD_EMIF_1553B_RTGET_VW_00x1017获取RT矢量字表4速率为1Mbps的1553B操作指令1Mbps1553B操作指令指令码说明CMD_EMIF_1553B_INIT_BC10x1110初始化BC模式CMD_EMIF_1553B_BC2RT_10x1111BCtoRTCMD_EMIF_1553B_RT2BC_10x1112RTtoBCCMD_EMIF_1553B_INIT_RT10x1113初始化RT模式CMD_EMIF_1553B_PUT_RT_10x1114设置RT数据CMD_EMIF_1553B_GET_RT_10x1115获取RT数据CMD_EMIF_1553B_RTSET_VW_10x1116设置RT矢量字CMD_EMIF_1553B_RTGET_VW_10x1117获取RT矢量字以上所述为本发明的实施方式，根据本发明提出的基于EMIF接口的双速率1553B总线设备通信方法，利用DSP处理器向FPGA发送命令包和中断信号，FPGA分别与速率为1Mbps和4Mbps的1553B总线控制器连接，执行DSP处理器所发送的命令，FPGA执行命令后向DSP处理器返回应答包，通过上述方法实现同时对1Mbps和4Mbps速率的1553B总线设备通信。进一步的，在该方法中采用FPGA中的FIFO来缓存命令包和应答包，保证了通信数据的同步性和完整性。以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。当前第1页1 2 3