JESD79-4 第5章 片上终结电阻ODT（5.1-5.3）

DDR4 SDRAM支持ODT功能，此功能可通过ODT引脚控制、写命令或模式寄存器设置默认阻值来调整x4与x8设备的DQ,
DQS_t, DQS_c与DM_n信号的终结电阻，x8设备除了上述引脚还可通过MR1.A11=1调整TDQS_t, TDQS_c的终结电阻。对于x16设备，ODT功能适用于DQU, DQL, DQSU_t, DQSU_c, DQSL_t, DQSL_c, DMU_n and DML_n信号。ODT功能通过控制器独立的控制所有或任何一个DRAM的终结电阻来有效提高存储器接口上的信号完整性。在下面的文档中可找到更加详细的ODT控制模式与ODT时序模式。

• ODT控制模式在章节5.1中描述
• ODT同步模式在章节5.2中描述
• 动态ODT特性在章节5.3中描述
• ODT异步模式在章节5.4中描述
• ODT缓冲禁用模式在章节5.5中的“PD模式中的ODT缓冲禁用模式”内进行描述
  ODT功能在自刷新模式中禁用，一个简单的ODT结构图在下图中进行描述。
  
  图中的开关是受控于ODT控制逻辑的。ODT控制逻辑包含外部ODT引脚输入、模式寄存器配置以及其他的控制信息如下文所示。RTT的值是受控与模式寄存器内的配置信息，详细见章节3.5。如果在自刷新模式或MR1{A10,A9,A8}={0,0,0}将RTT_Nom禁用之后，ODT引脚的控制就被忽略了。

5.1 ODT模式寄存器与ODT状态列表

DDR4 SDRAM的ODT功能一共有四个状态为：终结电阻禁用、RTT_WR、RTT_Nom以及RTT_PARK。当MR1{A10,A9,A8}或MR2 {A10:A9}或MR5 {A8:A6}这些配置域不为全零时，ODT的功能就是打开的。在这种情况下，ODT的实际值则是由这些配置域来确定的。在进入自刷新模式后，DRAM自动的将ODT禁用，并且将所有的终结电阻设置为高阻状态以抛弃所有的模式寄存器设置。
应用：控制器可通过ODT引脚与读写命令来改变每个RTT的值。

• RTT_WR: 每个正在被写入的Rank都将配置为此值，不论此时ODT的值是高电平或低电平。
• RTT_NOM: DRAM检测到ODT引脚有效时会将终结电阻设置为此值，除了MR1中将ODT禁用。
• RTT_PARK: 在MR5中设定且ODT被驱动为低电平时，默认的终结电阻值。
• 终结电阻禁用: DRAM收到读命令后，在输出读返回数据时，在时间RL-X后保持BL/2 + X + Y个时钟周期内将终结电阻禁用。在1tCK先导模式下X是2，在2tCK先导模式下X是3。CRC禁用时Y是0，反之Y则是1。
• 下表中列出了终结电阻的状态。

RTT阻值的优先级如下所示：
1. 终结电阻禁用
2. RTT_WR
3. RTT_NOM
4. RTT_PARK
这就意味着，当一个写请求伴随着ODT为高电平时，DRAM将会打开RTT_WR而不是RTT_Nom。同样的，在读命令时，DRAM将会禁用所有终结电阻，并将数据信号转换为驱动模式。

通过MRS命令可配置ODT的等下阻值。ODT仅在DQ, DM, DQS_T/DQS_C 以及TDQS_T/TDQS_C（x8设备）上使用。下面列表中是ODT的功能列表。

5.2 同步ODT模式

无论DLL锁定或未锁定，都是选择同步ODT模式。基于PD模式，以下模式都是同步ODT模式：

• CKE高电平状态时任何Bank的ACT
• CKE高电平状态时的REF命令
• CKE高电平状态时的IDLE状态
• Activate PD模式
• Precharge PD模式

在同步ODT模式下，从ODT变为高电平后第一个时钟上升沿之后的DODTLon个时钟周期RTT_Nom会被打开，从ODT变为低电平后的第一个时钟上升沿之后的DODTLoff个时钟周期终结电阻被关闭。以上两个参数与WL（WL = CWL + AL + PL）相关，DODTLon = WL - 2; DODTLoff = WL - 2。当处于2tCK模式中，ODT延迟参数需要减1，DODTLon =WL -3; DODTLoff = WL - 3.(WL = CWL+AL+PL)

5.2.1 ODT延迟与后置ODT

在同步ODT模式中，MR1中配置的附加延迟（AL）与Parity延迟（PL）也会直接影响ODT的延迟。详细内容如下表所示，具体可参考DDR4 SDRAM延迟定义。

5.2.2 时序参数

在同步ODT模式中，以下时序参数都是适用的：DODTLon, DODTLoff, RODTLoff, RODTLon4, RODTLon8, tADC,min,max。在改变ODT阻值时，RTT更改时间抖动值的最大与最小值分别是：tADC.min与tADC.max。这些参数适用于同步ODT模式与数据终结电阻禁止模式。
一旦ODT信号有效，那么至少需要保持ODTH4 (BL=4)或ODTH8 (BL=8)时间满足之后才能改变状态。此外，ODTH需要适应模式寄存器中对CRC与2tCK前导模式的设置。


ODT信号在有效之后，至少在ODTH4时间内保持高电平。ODTH的测量方式是，从ODT信号锁存为高电平，或者是从一个写请求开始，到ODT信号锁存为低电平的时间。

5.2.3 读操作时的ODT

由于DDR4 SDRAM不能同时开启终结电阻与驱动电阻。如下图所示，在整个后导期中终结电阻RTT都不会处于开启状态。在T25时间，DQ总线停止驱动，RTT又会被重新打开，此时满足时间参数tHZ。当DRAM开始驱动比较早的情况下，那么就会使用tADC.min，反正如果当DRAM开始驱动比较晚的情况下，那么就会使用tADC.max。

5.3 动态ODT

为了增强在某些应用下的数据总线信号完整性，需要DDR4 SDRAM在不使用MRS命令的情况下，能够改变终结电阻的强度。这种需求就需要支持“动态ODT”特性，如下所示。

5.3.1 功能描述

动态ODT功能是由MR2寄存器的A9与A10位设置成1来使能的。

• ODT共有三个阻值可供选择，RTT_NOM, RTT_PARK与RTT_WR
  
  • RTT_NOM是由MR1.A[10:8]来选择的
  • RTT_PARK是由MR5.A[8:6]来选择的
  • RTT_WR是由MR2.A[9:10]来选择的
• 在非写操作中，RTT的阻值是按照如下规则来控制的
  
  • 在RTT_NOM与RTT_PARK两个阻值之间进行选择
  • RTT_NOM的关闭与打开时序是由ODT信号与时间参数DODTLon与DODTLoff来控制的，当ODT信号为低电平时，终结电阻的阻值为RTT_PARK。
• 当一个写请求（WR, WRA, WRS4, WRS8, WRAS4, WRAS8）被锁存时，如果此时动态ODT也打开了，那么控制规则如下所示
  
  • 在写请求后的ODTLcnw时间，终结电阻阻值变为RTT_WR
  • 在写请求后的ODTLcwn8（固定BL8与通过OTF选择），或者ODTLcwn4（固定BC4与通过OTF选择），RTT_WR阻值将被关闭。
  • 根据不同的CRC与2tCK先导期配置，ODTLcwn8与ODTLcwn4的值需要加上或减少1-2个时钟周期。
    在DLL-off模式下，不支持动态ODT特性。用户通过MRS命令来设置RTT_WR，MR2{A10,A9}={0,0}即可禁止动态ODT
    下图描述了动态ODT功能相关的时序要求。
    

5.3.2 ODT时序图