Verilog中多功能数据处理器代码实现

根据指示信号select的不同，对输入信号a,b实现不同的运算。输入信号a,b为8bit有符号数，当select信号为0，输出a；当select信号为1，输出b；当select信号为2，输出a+b；当select信号为3，输出a-b.
接口信号图如下：

代码如下：

（CSDN代码块不支持Verilog，代码复制到notepad++编辑器中，语言选择Verilog，看得更清楚）

`timescale 1ns/1ns
module data_select(
	input clk,
	input rst_n,
	input signed[7:0]a,
	input signed[7:0]b,
	input [1:0]select,
	output reg signed [8:0]c
);
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		c<=9'd0;
	else begin
		case(select)
			2'd0 : c<=a;
			2'd1 : c<=b;
			2'd2 : c<= a+b;
			3'd3 : c<=a-b;
		endcase
	end 
 
end 
 
 
 
 
endmodule