verilog分频器_verilog 分频器原理

实现分频器需要分频系数、计数器

分频器的原理：当计数器是分频系数的一半时，信号翻转。当复位信号变化时，就会变化。

思路：需要使用always判定计数器，输入有 复位信号，时钟信号，输出是寄存器。
当复位信号不变时，且输入是0时，输出也是0.
当复位信号不变，输入小于分频数时，计数器加1.
0到3的计数器，到3翻转，就可以得到一个4分频的计数器。

代码实现：
module fenpin//verilog里面经常用到模块，模块化语句
(
input clk,//每一句之后是逗号，而不是分号
input rst,//需要几个变量？时钟、复位信号、计数器、分频数
output reg[3:0] div,//表示位宽是3，reg[3:0}之后是名字。位宽是3，那么能计数最大到多少？7.
parameter div_num//最后一句不需要逗号，parameter参数可以定义在模块内或者模块外
);//模块里面只要有输入输出就可以了，以分号结尾
always
//不是有always就一定要加case，在always里面赋值的都是reg类型
if(a>3’b100)//如果大于这个计数器之后，4，之后是3

计数器
分为同步计数器和异步计数器
同步和异步的区别在于时钟，同步即所有触发器变化都在同一时刻，异步是指触发器变化是在不同的时刻。
计数器的工作流程：
1、计数器复位清零
2、计数器开始计数