安装Quartus18.1 软件和Modsim仿真软件，进行数字电路的仿真与验证_quartus18 altera modelsim

前言

本文章是对Quartus II 13.1的安装及使用方法的介绍说明。
实验资源准备：
百度网盘下载链接：
https://pan.baidu.com/s/1a9d-bq9RZmWrRV542X4IEA
提取码：ifte

D触发器介绍

D触发器是一种最简单的触发器，在触发边沿到来时，将输入端的值存入其中，并且这个值与当前存储的值无关。在两个有效的脉冲边沿之间，D的跳转不会影响触发器存储的值，但是在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。D触发器的逻辑符号如图所示。

触发器主要有两种电路结构，CMOS逻辑门如图2-1，和传输门构成的D触发器如图CMOS逻辑门构成D触发器

两种电路结构实现的D触发器功能一模一样，我们以图2-1为例来分析触发工作原理。如图2-1所示：在clk上升沿到来之前，D输入端无论输入任何值触发器状态不会改变，次态等于现态。当时钟上升沿到来时，与时钟信号连接的非门产生的短暂延迟，使得触发器状态置成D输入端的状态。
触发器特性表

安装过程

1、quartus安装

下载解压后打开对应文件夹点击图中文件开始安装

下图中点击next

下一步骤中选择接收，并点击下一步：

选择好安装路径（提前创建好的文件夹），完成后点击下一步：

选择好要顺便下载组件并点击下一步：

一直点击下一步直到安装完成。（破解教程参考：破解教程）

moduleslim安装

点击Model

点击next

选择接受再点击下一步

选择好安装路径，并点击下一步：

之后一直点击下一步直到安装完成。

Modelsim工具配置

启动 Quartus Prime Standard 软件，点击工程的 Tool->Option…选项会弹出设置窗口，选择 EDA tool option 选项，这里有第三方工具的链接地址，在 Modelsim Altera 项选择安装的目录。当然工具选择要和 EDA tool setting 里选项一致（在 Assignment->setting…下查看）

Quartus中自己用门电路设计一个D触发器，并进行仿真，时序波形验证

创建工程

1、点击新建工程

2、设置工程目录和工程名称

3、一直点击next直到如下页面进行如下配置

因为输入原理图及用波形文件来仿真，所以EDA工具-simulation 中选None，之后点击next。

点击finish完成创建

创建波形文件

点击File->new弹出窗口中


按下图方法，选择and2，两个输入的与非门，一次添加四个and2和一个非门not。

添加后如图：

通过工具栏上面的输入输出工具以及连线工具设计出以下电路：

保存电路图为：

启动分析与综合，编译原理图文件。如果有编译错误，修改原理图。直到没有错误。同时也要检查警告信息，看是否连接正确。
编译通过后用rtl viewer，可以看到下面硬件电路图。

创建vwm格式波形文件，输入激励源

点击File->new弹出窗口中

在创建的vwm波形文件中添加输入的激励信号


插入Node和bus后，得到下面的波形

通过工具栏按钮，编辑输入CLK和D信号
产生时钟信号：

设置D信号（自己设置周期）：

点击以下图标进行运行

仿真结果：

调用D触发器并仿真

新建工程

与上一部分相同

创建原理图文件

同上一部分一样，但是这时不再需要画D触发器的内部结构了，二是直接调用D触发器，D触发器的元件名：dff

再添加输入和输出管脚
编译原理图：

创建VWF文件

同上一部分相同

波形仿真

方法同上一部分一样
结果如下：
相较于第二部分，来说，使用现有的D触发器会更加方便，绘图少，但是对于D触发器的内部结构来说不太清楚，最后仿真出来的结果也是一样的。

用Verilog语言实现D触发器并仿真

新建工程

步骤同上

编写Verilog文件

在工程中新建Verilog HDL File

在新建的Verilog HDL File文件中编写以下代码

//dwave是文件名
module dwave(d,clk,q);
    input d;
    input clk;
    output q;

    reg q;

    always @ (posedge clk)//我们用正的时钟沿做它的敏感信号
    begin
        q <= d;//上升沿有效的时候，把d捕获到q
    end
endmodule

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保存文件并编译

使用Modelsim手动仿真

• 打开modelsim软件

• 在Quartus创建的工程文件夹下新建一个tb文件夹

• 点击file-> change Directory选择tb文件夹

• 创建新项目，file-> new ->project，编写工程名及选择路劲

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• 

• 

然后关闭添加文件窗口界面。
再双击刚刚新建的 wave_b.v 文件，添加如下代码：

//测试代码
`timescale 1ns / 1ns

module dwave_tb;
    reg clk,d;
    wire q;

    dwave u1(.d(d),.clk(clk),.q(q));

    initial
    begin
        clk = 1;
        d <= 0;
        forever
        begin
            #60 d <= 1;//人为生成毛刺 
            #22 d <= 0;
            #2  d <= 1;
            #2  d <= 0;
            #16 d <= 0;//维持16ns的低电平，然后让它做周期性的循环
        end
    end

    always #20 clk <= ~clk;//半周期为20ns,全周期为40ns的一个信号
endmodule

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然后保存。
点击【编译】按钮，编译所有文件。

波形仿真

点击Simulate→Start Simulation…。

找到 wave_b.v 文件所在的工程（看路径），点击【OK】。

右键点击工程名，再点击Add Wave。

设置运行时长，再点击旁边的运行按钮，即可出现仿真效果图

总结

三种方式的对比：输入原理图能更清楚的了解D触发器的内部结构，调用D触发器最方便，但对D触发器的内部结构来说就不太清楚，Verilog语言在遇到比较复杂的电路图时会更容易。
通过三种方式实现D触发器及时序仿真的过程，可以发现D触发器的基本功能是在复位信号为1的时候，CLK的上升沿会引起Q值的变化。

参考资料

Quartus安装教程
D触发器介绍
D触发器三种仿真方法教程