Quartus ALTPLL IP核的使用

开发环境：Quartus 14.0

1. 配置：
   名称：ALTPLL
   
   Megawizard 超级，极重要的向导程序 ；Plug-in 插件
   
   对于初学者，Parameter settings只需要更改输入时钟频率，其他默认；注意reset是高电平复位。
   PLL Reconfiguration，EDA默认不选；
   Output Clocks，控制输出时钟，注意不是所有频率都能实现。可以通过两种方式进行设置时钟的频率：
   (1) 直接输入你想要得到的输出时钟频率；
   (2) 根据设置不同的乘、除参数来得到输出时钟频率；
   
   Summary选上inst.v，是 PLL 例化模板，打开PLL_inst.v 中的代码复制到的工程代码中，然后更改替换其中的信号，就可以使用该 IP核了。
   注：不是所有IP都有inst.v，有的IP的例化模板就在XXip.v的下面

module Verilog_Ip_PLL
(
	CLK_50M,RST_N,LED1,LED2,clk_25M,clk_100M,locked
);

input CLK_50M;
input	RST_N;
output clk_25M,clk_100M,locked;
output LED1,LED2;
PLL	PLL_inst (
	.areset ( ~RST_N ),
	.inclk0 ( CLK_50M ),
	.c0 ( clk_25M ),
	.c1 ( clk_100M ),
	.locked ( locked)
	);
endmodule
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2. 功能仿真
   

3. 在线调试
   将c0与c1分别接到LED1,LED2. signaltap抓取实际信号观察，
   
   LED2 (100MHz)信号明显是有问题的，和仿真出来的波形是不一样的，怀疑可能是 50MHz 的采样频率不够造成的。
   按照书上的说法，生成一个300MHz的时钟，接到LED3，在 SignalTap II 软件界面中将 CLK_50M 信号更换为 LED3。信号变的更奇怪了：
   
   
   应该不能随便把哪个管脚都当作时钟信号去用的。 不过有个地方说，采样时钟要根据具体需要进行设置, 可以为模块的工作时钟，也可以为内部信号。

将PLL生成的时钟信号分别改成25M, 10M：

发现LED2(10MHz)的周期倒是对了，但是占空比怎么变成了6:4？

参考资料：
《HELLO FPGA》-软件工具篇