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FPGA：verilog实现直接型巴特沃斯高通IIR滤波器_fpga实现iir滤波器

作者：weixin_40725706 | 2024-04-10 22:46:47

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fpga实现iir滤波器

目录

前言

1、matlab设计滤波器

1.1、通过FDATOOL设计滤波器

1.2、对滤波器系数进行量化

2、verilog设计IIR滤波器

2.1 零点模块

2.2 极点模块

2.3 顶层文件

3、vivado仿真

3.1 matlab生成测试数据

3.2vivado添加测试数据

3.3添加tb文件运行仿真

总结

前言

在matlab设计7阶（8级）高通IIR巴特沃斯滤波器，并实现verilog代码，并在vivado中进行仿真

1、matlab设计滤波器

1.1、通过FDATOOL设计滤波器

        打开matlab，在APP这一栏的搜索框中搜索 ’filter‘ 或直接搜索 ’滤波器‘ ，单击打开（matlab版本为2022a）

        我们要设计的滤波器的相应类型为高通，设计方法为IIR 巴特沃斯，采样频率Fs设置为1M（1000k）,Fc设置为200k。在下面的界面填好这些参数，并点击设计滤波器。

         我们可以从当前滤波器信息窗口看到，我们设计的滤波器目前的结构是级联型，七阶（8）级的滤波器被设计为4个节，其中三个节是2阶（3级），一个节是1阶（2级），2*3+1 = 7，组成了我们的七阶滤波器。

        为了设计成直接型，我们对滤波器的结构进行转换

         打开编辑-转换结构

在这里插入图片描述

        选择Direct-Form Ⅰ

         转化为单节

在这里插入图片描述

       到这里就完成了到直接型的转化，下一步我们可以看看量化效应，对滤波器效果的影响，根据下图操作，可以看到幅值响应区域出现了量化前后的幅频响应曲线。

        可以看到16位量化后，滤波器的性能产生了恶化，但在可接受范围内，实际工程中可以通过级联型的滤波器来减小量化带来的误差。

        进行如下操作，将滤波器系数导出到matlab工作区

        Den Num这里分别是分母和分子

1.2、对滤波器系数进行量化

         在matlab中运行下面代码（来自杜勇老师的《数字滤波器的matlab与fpga实现》）

  1. Qcoe = 16
  2. b = Num;
  3. a = Den;
  4.  
  5. %对滤波器系数进行量化,四舍五入截尾
  6. m=max(max(abs(a),abs(b)));
  7. Qm = floor(log2(m/a(1)))
  8.  
  9. if Qm<log2(m/a(1))
  10.     Qm = Qm + 1;
  11. end
  12. Qm = 2^Qm;
  13.  
  14. Qb16=round(b/Qm*(2^(Qcoe-1)-1))
  15. Qa16=round(a/Qm*(2^(Qcoe-1)-1))

        运行结果如下：

  1. Qb16 =
  2.  
  3.   列 1 至 5
  4.  
  5.          742       -5197       15590      -25982       25982
  6.  
  7.   列 6 至 8
  8.  
  9.       -15590        5197        -742
  10.  
  11.  
  12. Qa16 =
  13.  
  14.   列 1 至 5
  15.  
  16.        16384      -22761       27443      -17266        8332
  17.  
  18.   列 6 至 8
  19.  
  20.        -2373         430         -33

        可以看到零点系数Qb16具有对称性

2、verilog设计IIR滤波器

2.1 零点模块

  1. module Zero(
  2. 	input		            rst,  
  3. 	input		            clk,
  4. 	input	 signed [11:0]	Xin,
  5. 	output   signed [30:0]	Xout
  6. );
  7.  
  8. //-------------------------------------------------------
  9. //   将数据移位寄存
  10. //-------------------------------------------------------
  11. 	reg signed [11:0] Xin_Reg[6:0];
  12. 	reg        [3:0]  i,j; 
  13. 	
  14. 	always @(posedge clk or posedge rst)
  15. 		if (rst)
  16. 			begin 
  17. 				for (i=0; i<7; i=i+1)
  18. 					Xin_Reg[i]=12'd0;
  19. 			end
  20. 		else
  21. 			begin
  22. 				for (j=0; j<6; j=j+1)
  23. 				    Xin_Reg[j+1] <= Xin_Reg[j];
  24. 				Xin_Reg[0] <= Xin;
  25. 			end
  26. 			
  27. //-------------------------------------------------------
  28. //   将对称数据相加，结果存储在数组中  2个12bit数据相加，结果为13bit
  29. //-------------------------------------------------------		
  30. 	wire signed [12:0] Add_Reg[3:0];
  31. 	
  32. 	assign Add_Reg[0] = {Xin[11],Xin}               - {Xin_Reg[6][11],Xin_Reg[6]};
  33. 	assign Add_Reg[1] = {Xin_Reg[0][11],Xin_Reg[0]} - {Xin_Reg[5][11],Xin_Reg[5]};
  34. 	assign Add_Reg[2] = {Xin_Reg[1][11],Xin_Reg[1]} - {Xin_Reg[4][11],Xin_Reg[4]};
  35. 	assign Add_Reg[3] = {Xin_Reg[2][11],Xin_Reg[2]} - {Xin_Reg[3][11],Xin_Reg[3]};	
  36. 	
  37. //-------------------------------------------------------
  38. //   将数据与系数相乘，结果存储在数组中   13bit与16bit相乘，结果为28bit
  39. //-------------------------------------------------------		
  40. 	wire signed [27:0] Mult_Reg[3:0];
  41. 	
  42. 	wire signed [15:0] coe [3:0];
  43. 	
  44. 	assign coe[0] =  16'd742;
  45. 	assign coe[1] =  -16'd5196;
  46. 	assign coe[2] =  16'd15589;
  47. 	assign coe[3] =  -16'd25982;
  48. //-------------------------------------------------------
  49. //   调用4个乘法器，设置为13bit有符号数和16bit有符号数相乘
  50. //-------------------------------------------------------	
  51. 	mult_gen_0	Umultz0 (
  52. 		.A (Add_Reg[0]),
  53. 		.B (coe[0]),
  54. 		.P (Mult_Reg[0])
  55. 		);
  56. 	mult_gen_0	Umultz1 (
  57. 		.A (Add_Reg[1]),
  58. 		.B (coe[1]),
  59. 		.P (Mult_Reg[1])
  60. 		);
  61. 	mult_gen_0	Umultz2 (
  62. 		.A (Add_Reg[2]),
  63. 		.B (coe[2]),
  64. 		.P (Mult_Reg[2])
  65. 		);
  66. 	mult_gen_0	Umultz3 (
  67. 		.A (Add_Reg[3]),
  68. 		.B (coe[3]),
  69. 		.P (Mult_Reg[3])
  70. 		);
  72. 	assign Xout =  {{3{Mult_Reg[0][27]}},Mult_Reg[0]}+ 
  73. 	               {{3{Mult_Reg[1][27]}},Mult_Reg[1]}+
  74. 	               {{3{Mult_Reg[2][27]}},Mult_Reg[2]}+
  75. 	               {{3{Mult_Reg[3][27]}},Mult_Reg[3]};
  76. 	
  77. endmodule

          这里的乘法器调用了vivado的乘法IP，设置为13bit有符号数和16bit有符号数相乘，输出结果设置为28bit，因为输入数据不可能同时出现最大负值。流水线级数设置为0。

        这种做法的缺点是比较浪费资源，在资源比较宝贵的项目中不要采取这种方法。可以采取移位相加法来节省资源，也可以对不同的大小的系数，用不同输入位宽的乘法器，比方说乘以742可以设置IP核的输入为11位，相比于16位，可以节省资源。

        但这样做的好处是，移植起来很方便，调用的时候把参数填进coe[]数组就好了，可以节省很多时间    

        可以按照下图进行设置，如果仿真结果有问题，很有可能就是乘法IP设置出错了。

​

​

2.2 极点模块

  1. module Pole(
  2. 	input		                rst  ,   
  3. 	input		                clk  ,   
  4. 	input	   signed [11:0]	Yin  ,  
  5. 	output     signed [30:0]	Yout
  6. );
  7.  
  8. 	reg signed[11:0] Yin_Reg[6:0];
  9. 	reg [3:0] i,j; 
  10. 	
  11. //-------------------------------------------------------
  12. //   将数据移位寄存
  13. //-------------------------------------------------------
  14. 	always @(posedge clk or posedge rst)
  15. 		if (rst)
  16. 			begin 
  17. 				for (i=0; i<7; i=i+1)
  18. 					Yin_Reg[i]=12'd0;
  19. 			end
  20. 		else
  21. 			begin
  22. 				for (j=0; j<6; j=j+1)
  23. 					Yin_Reg[j+1] <= Yin_Reg[j];
  24. 				Yin_Reg[0] <= Yin;
  25. 			end
  26. //-------------------------------------------------------
  27. //   将数据与系数相乘，结果存储在数组中   12bit与16bit相乘，结果为27bit
  28. //-------------------------------------------------------		
  29.     wire signed [15:0] coe[6:0] ;       
  30. 	wire signed [26:0] Mult_Reg[7:0];   
  31. 	
  32. 	assign coe[0]=  -16'd22761 ;
  33. 	assign coe[1]=   16'd27443 ;
  34. 	assign coe[2]=  -16'd17266 ; 
  35. 	assign coe[3]=   16'd8332 ;	
  36. 	assign coe[4]=  -16'd2373  ;
  37. 	assign coe[5]=   16'd430  ; 	
  38. 	assign coe[6]=  -16'd33   ;		
  39. 		
  40. //-------------------------------------------------------
  41. //   调用七个乘法器，设置为12bit有符号数和16bit有符号数相乘
  42. //-------------------------------------------------------			
  43. 	mult_gen_1	Umult1 (
  44. 		.A (Yin_Reg[0]),
  45. 		.B (coe[0]),
  46. 		.P (Mult_Reg[0])
  47. 		);	
  48. 	mult_gen_1	Umult2 (
  49. 		.A (Yin_Reg[1]),
  50. 		.B (coe[1]),
  51. 		.P (Mult_Reg[1])
  52. 		);
  53. 	mult_gen_1	Umult3 (
  54. 		.A (Yin_Reg[2]),
  55. 		.B (coe[2]),
  56. 		.P (Mult_Reg[2])
  57. 		);
  58. 	mult_gen_1	Umult4 (
  59. 		.A (Yin_Reg[3]),
  60. 		.B (coe[3]),
  61. 		.P (Mult_Reg[3])
  62. 		);	
  63. 	mult_gen_1	Umult5 (
  64. 		.A (Yin_Reg[4]),
  65. 		.B (coe[4]),
  66. 		.P (Mult_Reg[4])
  67. 		);	
  68.     mult_gen_1	Umult6 (
  69. 		.A (Yin_Reg[5]),
  70. 		.B (coe[5]),
  71. 		.P (Mult_Reg[5])
  72. 		);	
  73. 	mult_gen_1	Umult7 (
  74. 		.A (Yin_Reg[6]),
  75. 		.B (coe[6]),
  76. 		.P (Mult_Reg[6])
  77. 		);
  78.  
  79. 		
  80. 	assign Yout =  {{4{Mult_Reg[0][26]}},Mult_Reg[0]}+
  81. 	               {{4{Mult_Reg[1][26]}},Mult_Reg[1]}+
  82. 	               {{4{Mult_Reg[2][26]}},Mult_Reg[2]}+
  83. 	               {{4{Mult_Reg[3][26]}},Mult_Reg[3]}+
  84. 				   {{4{Mult_Reg[4][26]}},Mult_Reg[4]}+
  85. 				   {{4{Mult_Reg[5][26]}},Mult_Reg[5]}+
  86. 				   {{4{Mult_Reg[6][26]}},Mult_Reg[6]};
  87. 	
  88. endmodule

        这里的乘法IP设计跟零点模块基本相同，就不重复了

2.3 顶层文件

  1. module IIR_Direct (
  2. 	input						rst,
  3. 	input						clk,
  4. 	input	   signed [11:0]	din,
  5. 	output     signed [11:0]	dout
  6. 	);
  7. 	
  8. 	wire signed [30:0] Xout;
  9. 	
  10. 	Zero U0 (
  11. 		.rst (rst),
  12. 		.clk (clk),
  13. 		.Xin (din),
  14. 		.Xout (Xout)
  15. 		);
  16. 		
  17. 	wire signed [11:0] Yin;
  18. 	wire signed [30:0] Yout;
  19. 	
  20. 	Pole U1 (
  21. 		.rst (rst),
  22. 		.clk (clk),
  23. 		.Yin (Yin),
  24. 		.Yout (Yout)
  25. 		);
  26.  
  27.     wire signed [30:0] Ysum;
  28.     assign Ysum = Xout - Yout;
  29. 	
  30. 	//将Ydiv右移14位，相当于除了16384
  31. 	wire signed [30:0] Ydiv;
  32. 	assign Ydiv = {{14{Ysum[30]}},Ysum[30:14]};
  33. 	
  34. 	//直接对结果进行截尾
  35. 	assign Yin = (rst ? 12'd0 : Ydiv[11:0]);
  36. 	assign dout = Yin;
  38. endmodule

3、vivado仿真

        vivado仿真需要测试数据，以及仿真tb文件，给出代码如下：

3.1 matlab生成测试数据

        为了验证高通滤波器，我们生成的测试信号由50k和250k的正弦信号叠加而成。生成的二进制文件为Bin_s.txt

  1.  
  2. f1=50000;         %信号1频率为50KHz
  3. f2=250000;        %信号2频率为250KHz
  4.  
  5. Fs=1000000;       %采样频率为1MHz
  6. N=12;             %量化位数
  7.  
  8. %产生信号
  9. t=0:(1/Fs):0.0012;
  10. c1=2*pi*f1*t;
  11. c2=2*pi*f2*t;
  12.  
  13.  
  14. s1=sin(c1);%产生正弦波
  15. s2=sin(c2);%产生正弦波
  16.  
  17.  
  18. s=0.5*s1+0.5*s2;
  19. plot(t,s1,t,s);
  20. Q_s=round(s*(2^(N-1)-1));
  21.  
  22. %% 生成txt文件们
  23. %将生成的数据以十进制数据格式写入txt文件中
  24.  
  25. fid=fopen('Int_s.txt','w');
  26. fprintf(fid,'%8d\r\n',Q_s);
  27. fprintf(fid,';'); 
  28. fclose(fid);
  29.  
  30. %将生成的数据以二进制数据格式写入txt文件中
  31.  
  32. fid=fopen('Bin_s.txt','w');
  33. for i=1:length(Q_s)
  34.     B_s=dec2bin(Q_s(i)+(Q_s(i)<0)*2^N,N)
  35.     for j=1:N
  36.        if B_s(j)=='1'
  37.            tb=1;
  38.        else
  39.            tb=0;
  40.        end
  41.        fprintf(fid,'%d',tb);  
  42.     end
  43.     fprintf(fid,'\r\n');
  44. end
  45. fprintf(fid,';'); 
  46. fclose(fid);

3.2vivado添加测试数据

        需要将测试数据添加到vivado环境中，仿真才能正常运行，我的做法如下

3.3添加tb文件运行仿真

        tb文件如下

  1. `timescale 1ns / 1ps
  2.  
  3. module IIR_tb();
  4.  
  5. reg clk;
  6. reg [11:0] din;
  7. reg rst;                                             
  8. wire [11:0]  dout;
  9.                     
  10. IIR_Direct i1 (
  11. 	.clk(clk),
  12. 	.din(din),
  13. 	.dout(dout),
  14. 	.rst(rst)
  15. );
  16.  
  17. parameter clk_period=626; 
  18. parameter clk_half_period=clk_period/2;
  19. parameter data_num=2000;  
  20. parameter time_sim=data_num*clk_period/2; 
  21.  
  22. initial
  23. begin
  24. 	clk=1;
  25. 	rst=1;
  26. 	#10000 rst=0;
  27. 	#time_sim $finish;
  28. 	din=12'd10;
  29. end
  31. always                                                 
  32. 	#clk_half_period clk=~clk;
  34. integer Pattern;
  35. reg [11:0] stimulus[1:data_num];
  36. initial
  37. begin
  38. 	$readmemb("Bin_s.txt",stimulus);
  39. 	Pattern=0;
  40. 	repeat(data_num)
  41. 		begin
  42. 			Pattern=Pattern+1;
  43. 			din=stimulus[Pattern];
  44. 			#clk_period;
  45. 		end
  46. end
  48. integer file_out;
  49. initial 
  50. begin                                                
  51. 	file_out = $fopen("Bin_s_out.txt");
  52. 	if(!file_out)
  53. 		begin
  54. 			$display("could not open file!");
  55. 			$finish;
  56. 		end
  57. end
  58. wire rst_write;
  59. wire signed [11:0] dout_s;
  60. assign dout_s = dout;                  
  61. assign rst_write = clk& (!rst);
  62. always @(posedge rst_write )
  63. 	$fdisplay(file_out,"%d",dout_s);
  64. 	
  65. endmodule

 局部放大如下：

总结

        本篇文章在matlab设计7阶（8级）高通IIR巴特沃斯滤波器，并实现verilog代码，并在vivado中进行仿真，结果符合预期。

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