Quartus18.0同Modelsim的联合仿真（ VHDL 版）_quartus18联合modelsim仿真

建立VHDL的工程，编写代码。

附上该例子的代码

library ieee;

use ieee.std_logic_1164.all;

entity test1 is

      port (a,b : in std_logic;

                    s : in std_logic;

                    y : out std_logic);

      end  entity test1;

     

architecture bhv of test1 is

      begin

             process(a,b,s)

             begin

             if (s='1') then y<=a ; else y<=b;

             end if;

             end process;

            

      end architecture bhv;

然后

编译工程，然后再回到这个界面

一路OK和next，完成后再将工程编译一遍。

如果需要界面重置：layout->reset

找到工程名字相同那个，双击

一整个拖过去可以直接点住test1拖过去

没赋值的仿真就全是低电平线，所以需要赋初始值

时钟信号可以选择不同频率，从而方便验证输入信号与输出信号的关系