verilog基本语法（1）_verilog 'b0

总是爱忘记一些基本的语法
自己写个文章记录一些常见的问题以备以后查看
以下纯属个人理解：

1、原码反码补码

（1）原码
第一位表示符号，其余为表示数值，一个8位的数据取值范围为：[1111_1111 , 0111_1111] = [-127 , 127]
特殊：1000_0000 = -128
（2）反码
正数的反码不变，负数的反码，符号位不变，其余取反
（3）补码
正数的补码不变，负数补码在其反码基础上＋1即可

	[+1] = [00000001]原 = [00000001]反 = [00000001]补    
	[-1] = [10000001]原 = [11111110]反 = [11111111]补
1
2

2、进制表示

二进制：		12'b 1010_0101_1111
八进制：    	12'o 5137
十进制：    	12'd 2655
十六进制：    12'h a5f
1
2
3
4

另外直接写数字：a = 2655 默认是32位数据。

3、时序逻辑、组合逻辑以及 always 的使用

时序逻辑简言之就是与时钟或其他信号时序相关的逻辑，涉及到跳变沿的处理，输出状态与当下以及之前的状态有关，