FPGA基本操作

FPGA

FPGA简介

FPGA的全称是现场可编程门阵列（Field Programmable Gate Array），简单来说，就是能用代码编程，直接修改FPGA芯片中数字电路的逻辑功能。

HDL（硬件描述语言，Hardware Description Language）是用于描述数字电路结构和功能的语言的统称。现在常用的为Verilog 和 VHDL。

Verilog作为一种高级的硬件描述语言，很多语法现象与 C语言非常相似，但是着重理解Verilog的 “并行”特性。

• 特点：灵活、处理速度快。
• 应用：逻辑粘合、 实时控制、高速信号采集和处理（高速ADC）等
• 厂商：Altera(已被Intel收购)与Xilinx(已被AMD收购)，分别使用的编译软件为Quartus II 、vivado。

FPGA开发流程

一般流程

1. 设计输入：创建FPGA工程，添加设计源文件，比如HDL文件、EDIF或NGC网表文件、原理图、IP核模块、嵌入式处> 理器以及数字信号处理器模块等。
2. 设计综合: FPGA开发工具的综合引擎将编译整个设计,并将HDL源文件转译为特定结构的设计网表
3. 约束输入:指定时序、布局布线或者其它的设计要求。如时序约束、I/O弓|脚约束和布局布线约束等
4. 设计仿真:使用仿真I具对FPGA工程进行功能或时序验证。
5. 设计实现:将逻辑设计进一步转译为可以被下载烧录到目标FPGA器件中的特定物理文件格式。
6. 分析实现结果:对设计约束、器件资源占用率、实现结果以及功耗等设计性能进行分析
7. 设计优化:分析当前设计结果,对设计源文件、编译属性或设计约束进行修改,然后重新综合、实现以达到设计最优化。FPGA的设计有很多迭代的过程。
8. 板级调试:生成比特流并下载到开发板上，对FPGA器件进行板级的调试。FPGA有非常丰富的板级调试手段，比如在线逻辑分析仪可以直接查看FPGA内部引脚、接口、走线的信号变化，可以有效提升板级调试效率。

利用Quartus II 开发FPGA

Quartus II 的安装可查看
Quartus II 15.0 安装教程

创建工程

1. 首先创建工程目录
   
   其中，IP为FPGA中的IP核存放的位置，Prj为工程文件存放的位置，rtl为自己编写的Verilog文件存放的位置，tb为仿真文件的位置。
2. 打开Quartus II 软件，点击File->New Project。
   
3. 弹出创建窗口，点击Next。
   
4. 更改项目路径，选择1中创建的prj文件夹，项目名称自定义，点击Next。注意：所有的路径和名称都使用英文
   
5. 选择是否使用工程模板，直接默认选择空工程。
   
6. 是否增加现有的文件，直接跳过，可以后续增加。
   
7. 选择芯片型号，可以直接Next，后续可以修改。
   
8. 选择EDA Tool 提前把仿真的软件选好，也可以后续再选。
   
   9.项目工程的主要信息，直接点击finish。至此工程创建完成。
   

实现点亮LED

• 新建Verilog HDL File，点击File->New，弹出文件窗口，选中Verilog HDL File，点击OK。
  

• 接下来编写Verilog的代码，编写完成后，Ctrl+S保存到rtl文件夹中，注意模块名要与文件名保持一致。
  

• 随后编译文件，点击Processing->Start->Start Analysis & Elaboration
  如果下方运行结果报错，根据错误修改，双击错误信息可以直接跳转至错误位置。
  

• 如果没有开始选择芯片型号，双击下图2，在弹出窗口中选择自己开发板芯片的型号。
  
  

• 查看FPGA板的手册管脚，点击Assignments -> Pin Planner进入管脚配置界面。
  
  

• 代码无错误且管脚配置完成后，点击开始按钮Start Compilation开始综合编译。等待右下角100%后编译成功。
  

• 双击Program Device(Open Programmer)，然后弹出烧写界面，本节只讨论HPS配置FPGA（掉电后不保存程序）。
  

• 选择USB口，点击Auto_Detect加载设备。
  

• 选择烧写的芯片并点击改变文件找到工程路径下的output_file文件夹下的 .sof 文件。
  

• 点击Start，Progress为100% Successful完成烧录。