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module adder (
input logic [3:0] a, // 4-bit 输入 a , logic用于替代 reg(寄存器,过程赋值)和 wire (线网,连续赋值)
input logic [3:0] b, // 4-bit 输入 b
output logic [4:0] sum // 5-bit 输出 sum,考虑到可能的进位
);
assign sum = a + b; // 进行加法运算
endmodule
initial begin
$dumpfile("dump.vcd"); $dumpvars;
end
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