时序约束简介

时序约束（Timing Constraints）：用来描述设计人员对时序的要求，比如时钟频率，输入输出的延时等。

比如，对时钟频率的约束最简单的理解就是，设计者需要告诉EDA工具设计中所使用的时钟频率为多少；然后工具才能按照所要求的时钟频率去优化布局布线，使设计能够在要求的时钟频率下正常工作。

为什么要做时序约束

触发器（Flip-Flop）

 

 

 触发器是一种只能存储1个二进制位（bit）的存储单元，可以用作时序逻辑电路的记忆元件，FPGA逻辑元件内的D触发器，在CLK信号（时钟）的上升沿将输入值传送至输出Q。

当复位信号有效时，假设Dout输出低电平，当结束复位时，触发器会在时钟的驱动下采集输入端口的数据，采集输入端口的数据，通过Q进行输出。

问题：如何才能保证输入的D 通过Q 进行稳定地输出，时钟在采集D的时候，需不需要满足时间上的关系才能正确地通过Q进行输出？

答：需要满足建立时间和保持时间

建立时间（Tsu：setup time）

是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据同样不能被稳定的打入触发器，Tsu就是指这个最小的稳定时间。

保持时间（Th：hold time）

是指在触发器的时钟信号上升沿到来之后，数据稳定不变的时间，如果保持时间不够，数据同样不能稳定地打入触发器，Th就是指这个最小的保持时间。

为什么要做时序约束？

代码写出来的时候，各功能块资源，寄存器资源，布线资源等资源是随机分布的，而布线不同路径导致延时时间不同，这样的话就会导致竞争冒险现象。