FPGA工程正确的设计流程_fpga实验设计流程

1 正确的设计流程

1. 分析项目的具体需求来设计系统的结构，划分系统的层次，确定各个子模块的结构关系和信号之间的相互关系，然后确定模块的端口信号等
2. 根据每隔模块的功能和自己的理解，结合芯片手册接口的时序，使用visio画出该模块能正常工作的时序波形图
3. 根据所画的波形图严格设计代码，严格设计代码就是设计代码的仿真结果和所画的波形保持一致
4. 代码编写玩进行编译和仿真
5. 绑定管脚后进行分析综合、布局布线

2 工程文件夹的管理

1. 首先新建项目文件夹 如led
2. 然后在led总文件夹下面建立两个子文件夹led_doc和led_pro，分别保存文件（数据手册、波形图等文档）和代码

3 实际操作

3.1 点亮LED灯工程

3.1.1 新建一个visio文件及其配置

接下来就是新建一个led的visio图，用于绘制我们在设计过程中的结构狂徒和时序波形图，如下图所示

3.1.2 波形绘制 ***

为了使绘制的波形图更加直观，我们先统一定义输入信号用绿色表示，输出信号用红色标识，中间变量信号用黄色标识

3.1.3 新建工程

1. 这里新建工程选择器件编写代码（省略），如下图所示新建完毕
   

2. 重点编写testbench 养成好的习惯***
   

3.1.4 引脚约束

引脚绑定完成之后，我们保存该约束文件XDC，我们将文件命名为led，点击ok完成约束。

3.1.5 生成bit流文件

最后我们需要生成bit流文件，双击Generate bitsream，点击yes

3.1.5 通过JTAG将网表下载到开发板

如图 8-80 所示，方框中是我们 bit 文件所在的位置，确认无误后点击“program”进行
下载。

注意：尽量不要带电插拔 JTAG 口，否则容易烧坏 FPGA 的 JTAG 口。如果用万用表
测到 JTAG 号 TDI TDO TMS TCK 任意一个与地短路了，那你的 FPGA 可能已经被烧坏
了。并不是每次热插拔 JTAG 口都一定会烧坏，但是至少会有一定烧坏的可能性。

3.1.6 程序固化

1. 添加约束语句
   
2. MCS文件的生成
   

3. BIN文件的生成



4. 下载固化文件
下载固化之前我们与下载 bit 文件一样，先连接后下载器，电源线，然后为开发板上
电。进入下载界面后如图 8-86 所示，点击“Add Configuration Memory Device…”


在接下来的提示中点击“OK”，如图 8-88 所示：