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文件名与工程名一致,否则出错
解决方案:检查代码,发现[s1,s0]改为{s1,s0}即可
- module MUX41a (a,b,c,d,s1,s0,y);
- input a,b,c,d,s1,s0;
- output y;
- wire[1:0] SEL;
- wire AT,BT,CT,DT;
- assign SEL = {s1,s0};
- assign AT = (SEL==2'D0);
- assign CT = (SEL==2'D2);
- assign y = (a&AT)|(b&BT)|(c&CT)|(d&DT);
- endmodule
waring忽视
解决方案:检查代码,assign y = (a&AT)|(b&BT)|(c&CT)|(d&DT);使用了大写Y错误
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