数字IC面试题笔记_请画出f=~(d+a*(b+c))的cmos电路结构,其中a、b、c、d均为1bit信号。

04.11没时间更换图片源，先看文字吧

ASIC设计流程

1.芯片架构：考虑芯片的定义、架构、封装(X86、ARM、RISC-V、MISP)
2.RTL：用Verilog、systemVerilog、VHDL描述电路(时钟域描述、时序组合逻辑描述：时钟沿、组合逻辑描述：电平)
3.功能仿真：理想状态下的仿真
4.验证：UVM、FPGA原型验证
5.综合
6.DFT(Design For Test)：插入扫描链
7.等价性验证：形式验证技术
8.STA：静态时序分析（与输入激励无关，寻找各个路径上的延迟）
9.布局布线：保证较少的内部交互、保证模块间的时延一致
10.时钟树综合：均匀的分配时钟，减少设计中不同部分的时钟偏移
11.DRC：设计规则检查
12.LVS：布线图与原理图一致性检查
13.GDSII：生成GDSII(集成电路版图的数据转换)

数字电路基础知识

R进制转换为十进制：按权展开、相加
十进制转换为R进制：整数部分除R取余法，得到的商再除R，除到商为0为止，余数从后往前读，先得的余数为低位。小数部分乘R取整法，取小数再乘R，先得的为高位，乘到积为0.
二进制转化八进制：三位一组，整数部分左边补0，小数部分右边补0

逻辑函数及其化简

1.公式化简法
1.1并项法：利用公式AB+AB’=A将两项合并为一个
1.2吸收法：利用公式A+AB=A吸收多余的项
1.3消因子法：A+A’B = A+B
1.4消项法：AB+A’C=AB+A’C+BC配项消除更多的与项
1.5配项法：A+A=A，A+A’=1配项。简化表达式
2.卡诺图化简法
2.1将逻辑变量分成两组，分别在两个方向用循环码形式排列出各组变量的所有取值组合，构成一个有2n个方格的图形，每一个方格对应变量的一个取值组合。具有逻辑相邻性的最小项在位置上也相邻地排列。
用卡诺图表示逻辑函数：
方法：把已知逻辑函数式化为最小项之和形式。将函数式中包含的最小项在卡诺图对应的方格中填 1，其余方格中填 0。
2.2用卡诺图化简逻辑函数：
化简依据：逻辑相邻性的最小项可以合并，并消去因子。
化简规则：能够合并在一起的最小项是2n个。

MOS 逻辑门

补充知识：PMOS管，箭头向里、NMOS管箭头向外。g极为重要端口。P负联通，N正联通。
与非门：上并下串
或非门：上串下并
、
反相器：![image.png](https://img-blog.csdnimg.cn/img_convert/52096a6e5233fa68b203528b2e7c4ac4.png#clientId=u49c6c35b-b553-4&crop=0&crop=0&crop=1&crop=1&from=paste&