Vivado关于综合(Synthesis)后存在Hold时序违例(Hold＜0)，但实现(Implementation)后无时序违例(hold＞= 0)的问题_vivado 保持时间违例

一、问题描述

1.测试代码（4位计数器）

(1).v文件

`timescale 1ns / 1ps
module Top
(
    input wire  clk_p,
    input wire  clk_n,
    // input clk,
    input wire  en,
    input wire  restn,
    output reg [3:0] count
);
wire clk;
IBUFDS #(
      .DIFF_TERM("FALSE"),       // Differential Termination
      .IBUF_LOW_PWR("TRUE"),     // Low power="TRUE", Highest performance="FALSE" 
      .IOSTANDARD("DEFAULT")     // Specify the input I/O standard
   ) IBUFDS_inst (
      .O(clk),  // Buffer output
      .I(clk_p),  // Diff_p buffer input (connect directly to top-level port)
      .IB(clk_n) // Diff_n buffer input (connect directly to top-level port)
   );
always @(posedge clk or negedge restn) 
begin
    if(~restn)
    begin
        count <= 'd0;
    end
    else
    begin
        if(en)
        begin
            count <= count + 1'b1;
 
        end
    end
end
endmodule

（2）约束文件

（3）测试板卡：Xilinx ZYNQ ZCU102

 2.主要问题

        Vivado综合(Synthesis)后存在Hold时序违例(Hold<0)，但实现(Implementation)后无时序违例(hold>= 0)。

时序违例路径：    所有存在计数器的路径均会引起时序违例

 

 

 3.问题分析

 从违例路径来看，违例存在于data path delay

二、问题分析

1.测试源代码层面

        为保证代码的准确性，使用了《数字电路与逻辑设计（汤勇明著）》、《Verilog HDL数字系统设计与入门应用案例（王忠礼著）》、《Verilog数字系统设计教程（夏宇闻著）》和《数字设计原理与实践（John F.Wakerly）》等几本书籍提供的计数器HDL代码。经测试，以上书籍提供的计数器HDL代码均会存在相同的问题。此外，我还向所在团队史诗级师兄讨论过该问题，师兄提供的计数器HDL代码仍然会存在相同的问题。综上，推测不是代码引起的综合后hold时序违例问题；考虑是xdc约束或vivado综合设置及版本引起的问题。

2.EDA工具层面

为检验vivado综合设置及版本是否引起该问题，我尝试了不同的版本和电脑，但问题依旧存在。

3.xdc约束层面

为检验xdc约束是否引起该问题，引入了input delay和output delay约束，但均不能解决该问题。

4.Xilinx官方意见

为尽快解决该问题，我向Xilinx官方论坛发起了该问题，具体帖子如下：

该问题帖子链接：

https://support.xilinx.com/s/question/0D54U00005ZLyrGSAT/%E6%97%B6%E5%BA%8F%E8%BF%9D%E4%BE%8B%E9%97%AE%E9%A2%98%E5%9C%A8%E7%BB%BC%E5%90%88%E5%90%8E%E5%87%BA%E7%8E%B0hold%E6%97%B6%E5%BA%8F%E8%BF%9D%E4%BE%8B%E4%BD%86%E5%AE%9E%E7%8E%B0%E5%90%8E%E6%AD%A3%E5%B8%B8%E5%A6%82%E4%BD%95%E8%A7%A3%E5%86%B3%E7%BB%BC%E5%90%88%E5%90%8E%E7%9A%84hold%E6%97%B6%E5%BA%8F%E8%BF%9D%E4%BE%8B%E9%97%AE%E9%A2%98?language=zh_CN

官方回复：

官方通过既有类似问题进行了回复，具体详见链接：

https://support.xilinx.com/s/feed/0D52E00006hpo9DSAQ?language=en_US

 

 结合多个工程师或会员的回复来看，大多认为综合后只是估计值，只是针对逻辑的优化，布局布线还都未完成。从估计结果来看，如果setup有很多余量，hold只是很小的违例，那么可以不用关注。对于同一个时钟域下的300ps 以下的hold time都可以暂时略过。一方面这个结果是基于软件对于布局布线的预估，另一方面软件在后续的implementation中有能力自动修复这样的问题。

5.其他关于该问题的描述与解决方案

（1）在Xilinx官方给出的《Vivado Design Suite用户指南设计分析与收敛技巧》中，对综合后的时序报告未作披露，仅对实现后的时序报告进行了说明。

（2）从vivado EDA工具的操作界面来看，summary中的时序报告为Implementation报告，synthesis时序报告系中间过程。

三、问题猜测性解释

        。。。。此处省略，有时间再写

四、附参考书籍