verilog中关于always语句嵌套task执行顺序和@（posedge clk）执行方式的问题_verilog task内部语句执行顺序

首先明确一个事实

always@（posedge clk）中的任务没有执行完的情况下是不会在下一个时钟上升沿到来的时候再次重复执行的

再明确另一个事实 在前面不带always的情况下，@（posedge）仅会按顺序执行一次。

task shift_in;
output [7:0] shift;
begin
@ (posedge scl) shift[7] = sda;
@ (posedge scl) shift[6] = sda;
@ (posedge scl) shift[5] = sda;
@ (posedge scl) shift[4] = sda;
@ (posedge scl) shift[3] = sda;
@ (posedge scl) shift[2] = sda;
@ (posedge scl) shift[1] = sda;
@ (posedge scl) shift[0] = sda;
@ (negedge scl)
begin
#`timeslice ;
out_flag = 1; //应答信号输出
sda_buf = 0;
end
@(negedge scl)
#`timeslice out_flag = 0;
end
endtask

上段代码中每一次时钟上升沿到来仅会按顺序执行一行。

如果在一个always语句中嵌套如上task的时候，必须等待task执行完，always语句才会执行完，才能敏感下一次时钟信号再次执行always。

而always语句中的task任务会依次等待8次上升沿和一次下降沿后才会执行完。而此期间的时钟变化不会重复执行always语句。