Verilog中inout端口的使用方法
（本文中所有Verilog描述仅为展示inout端口的用法，实际描述则需要更丰富的功能描述）
Inout端口的使用
在芯片中为了管脚复用，很多管脚都是双向的，既可以输入也可以输出。在Verilog中即为inout型端口。Inout端口的实现是使用三态门，如FPGA中的管脚复用部分：
三态门的第三个状态是高阻态Z。在实际电路中高阻态意味着响应的管脚悬空、断开。当三态门的控制信号为真时，三态门导通；控制信号为假时，三态门的输出端是高阻态。
Verilog中的inout端口被综合为如下形式：
Inout端口是一个很容易出错的地方，理解inout端口模型必须要抓住三点：
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inout端口不可能独立存在；
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作为输入必须有reg型缓冲（一个inout两个控制信号）；
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相连的两个inout端口由一对信号交错控制；
下面一一分析。
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inout端口不可能独立存在：
分析inout的端口特性，对于一个模块来说，inout端口既可以当做输入，又可以当做输出，那么，与inout端口相连的另一模块是什么情形呢？显然，另一模块也应该是inout端口，inout端口不可能独立存在。但是在实际编写Verilog代码的过程中，却常常忽略这一点，而仅仅是另一模块的一条输出线和一条输入线同时连接到inout端口上，乍看起来符合逻辑，实则不然。
以下图为例：
图中的存储器Memory用ＲＡＭ实现，无论CPU还是RAM都只有一组数据总线，而图中输入给Memory的有WriteData，从Memory输出的有MemData&#x
