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FPGA笔试题知识点汇总（21~40）_长川科技fpga笔试题

作者：从前慢现在也慢 | 2024-04-18 13:26:47

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长川科技fpga笔试题

FPGA笔试题知识点汇总

FPGA笔试题知识点汇总（21~40）
前言
一、题目及解析？
1、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)
2、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)
3、你知道哪些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)
4、如何解决亚稳态？(飞利浦-大唐笔试)
5、IC设计中同步复位与异步复位的区别？(南山之桥)
6、MOORE （摩尔）与 MEELEY（米勒）状态机的特征。(南山之桥)
7、多时域设计中，如何处理信号跨时域。(南山之桥)
8、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)
9、时钟周期为T,触发器D1的建立时间（这里应该是触发器触发时间Tco）最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件？(华为)
10、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q，还有clock的delay，写出决定最大时钟的因素，同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)
11、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题)
12、一个四级的Mux，其中第二级信号为关键信号如何改善timing？(威盛VIA 2003.11.06 上海笔试试题)
13、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
14、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
15、用mos管搭出一个二输入与非门。(扬智电子笔试)
16、画出CMOS的图，画出tow-to-one mux gate。（二选一的选择器）(威盛VIA 2003.11.06 上海笔试试题)
17、画出NOT,NAND,NOR的符号,真值表,还有transistor level（晶体管级）的电路。(Infineon笔试)
18、用一个二选一mux和一个inv（反相器）实现异或。(飞利浦-大唐笔试)
19、画出Y=A*B+C的cmos电路图。(科广试题)
20、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09)

总结

前言

已经进入秋招的黄金期，面临找工作之际，继上一章，继续汇总一下网上的题目，每日打卡，供自己巩固复习知识点，祝愿自己能找到FPGA工作，如有错误，恳请各位大佬能够批评指正，本人咸鱼FPGA一枚。

一、题目及解析？

1、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc门（漏极或者集电极开路）或者三态门（TS门）来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）

2、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。

如何判断：1、代数法 （如果布尔式中有 相反的信号 则可能产生竞争和冒险现象）；

2、卡诺图 （有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险）；

3、实验法：示波器观测；

如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情况）。

解决方法： 一、是添加布尔式的消去项 , 即增加冗余项消除逻辑冒险

二、是在芯片外部加电容，即加滤波电容，消除毛刺的影响 .

三、加选通信号，避开毛刺

3、你知道哪些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

常用逻辑电平：12V，5V，3.3V；

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的，有在5V的， CMOS输出接到TTL，是可以直接互连（只要工作电源电压为5V，就可以用CMOS门驱动TTL门。因为TTL电源电压为5V，CMOS电源电压为3V ~ 18V）。 TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.

TTL的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.

用cmos可直接驱动ttl；加上拉后，ttl可驱动cmos.

4、如何解决亚稳态？(飞利浦-大唐笔试)

亚稳态是指触发器无法在确定时间达到确定的状态，进而导致逻辑错误。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决措施： 亚稳态本质是因为时序不满足，

在同步电路中：1、可以切分逻辑减小组合逻辑的时间（采用流水线设计）；

2、换用更快的DFF；

3、改善时钟质量，使用边沿变化更快的时钟信号；

4、降低时钟频率；

在异步电路中：5、可采用两级同步，防止亚稳态传播

关键是器件使用比较好的工艺和时钟周期的裕量要大

5、IC设计中同步复位与异步复位的区别？(南山之桥)

同步复位是在同步时钟沿下采复位信号，完成复位动作。

异步复位 不管时钟信号，只要复位信号满足条件，就完成复位动作。

异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

6、MOORE （摩尔）与 MEELEY（米勒）状态机的特征。(南山之桥)

Moore状态机的输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态变化。

Mealy状态机的输出不仅与当前状态值有关，而且与当前输入值有关。

7、多时域设计中，如何处理信号跨时域。(南山之桥)

不同的时钟域之间信号通信时需要进行 同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用 两级同步器，如电平、边沿检测和脉冲，对多位信号可以用 FIFO，双口RAM，握手信号等。

跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级D触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立/保持时间，从而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于只有一个同步器在起作用，这样可以降低出错概率，像异步FIFO的设计中，比较读写地址大小时，就是用这种办法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。

8、给了reg的setup,hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

Delay < period - setup – hold

9、时钟周期为T,触发器D1的建立时间（这里应该是触发器触发时间Tco）最大为T1max,最小为T1min.组合逻辑电路最大延迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件？(华为)

T3setup<=T – Tco(max)-Tdelay(max) , T3hold<=T1min+T2min

10、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q，还有clock的delay，写出决定最大时钟的因素，同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)

T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;

11、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题)

静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；

12、一个四级的Mux，其中第二级信号为关键信号如何改善timing？(威盛VIA 2003.11.06 上海笔试试题)

关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。

13、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。

14、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

15、用mos管搭出一个二输入与非门。(扬智电子笔试)

与非门工作原理：

①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与VDD一致，输出高电平。

②、A输入高电平，B输入低电时，1、3管导通，2、4管截止，C端电位与1管漏极一致，输出高电平。

③、A输入低电平，B输入高电平时，情况与②同样，也输出高电平。

④、A、B输入均为高电平时，1、2管截止，3、4管导通，C端电压与地面一致，输出低电平。

16、画出CMOS的图，画出tow-to-one mux gate。（二选一的选择器）(威盛VIA 2003.11.06 上海笔试试题)

Y=SA+S’B 利用与非门和反相器，进行变换后Y=((SA)’*(S’A)’)’，三个与非门，一个反相器。也可以用传输门来实现数据选择器或者是异或门。

17、画出NOT,NAND,NOR的符号,真值表,还有transistor level（晶体管级）的电路。(Infineon笔试)

18、用一个二选一mux和一个inv（反相器）实现异或。(飞利浦-大唐笔试)

19、画出Y=A*B+C的cmos电路图。(科广试题)

Y=A*B+C=((AB)’C’) 一个反相器，两个两输入与非门

20、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09)-请画出cmos 2输入与门的晶体管级原理图，并解释哪种输入对输出上升沿的响应更快。(延迟时间更少)。

删除上述15与非门、或非门逻辑符号的输出端的小圆圈，成为与门、或门的逻辑符号。实现与、或功能的电路图必须在输出端添加一个反向器，即一对CMOS因此，与门实际上比与非门更复杂，延迟时间也更长，这在电路设计中应注意。

总结

这两天速度比较慢，对数字电路方面的知识点还不是很熟悉，耽搁了一点时间，其中可能还有错误，希望各位大佬批评指正，今天继续投简历，祝自己早日找到FPGA工作。

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