FPGA组合逻辑电路设计之译码器

作者：你好赵伟 | 2024-04-21 10:33:00

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FPGA组合逻辑电路设计之译码器

在数字电路中可以根据电路功能的不同分为，组合逻辑电路与时序逻辑电路。组合逻辑

电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无

关。而时序逻辑从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而

且还和电路原来的状态有关。组合逻辑电路在电路结构上，不涉及对信号跳变沿的处理，无

存储电路，也没有反馈电路，通常可以通过真值表的形式表达出来。时序逻辑电路在电路结

构上，不管输入如何变化，仅当时钟的沿（上升沿或下降沿）到达时，才有可能使输出发生

变化。

译码器（ Decoder ）是一种多输入多输出的组合逻辑电路，负责将二进制代码翻译为特

定的对象（如逻辑电平等），功能与编码器相反。译码器一般分为通用译码器和数字显示译

码器两大类。以三八译码器为例，即将 3 种输入状态翻译成 8 种输出状态，其真值表如下表所示，其中 A ， B ， C 为数据输入， Out 为数据输出。在 MCU 应用中，如果需要保证一定的速度情况下实现此功能，一般选取外挂一片 74HC38 或者 74LS38 等独立芯片，但 FPGA 提供了一个

完整的想象以及实现空间，仅靠其自身即可实现设计要求。

根据 3-8 译码器真值表可以看出，本模块有 a 、 b 、 c 三个输入端以及一个 8bit 的输出端 out 。这样就可以得出如下图所示的模块接口图以及如下表的接口功能描述。

由上表可以得出如下的接口列表。对接口列表进行定义。

module decoder3_8(

out

);

input a; //输入端口a

input b; //输入端口b

input c; //输入端口c

output [7:0]out;//输出端口out

reg [7:0]out;

always@(a,b,c)begin

case({a,b,c})

3'b000:out = 8'b0000_0001;

3'b001:out = 8'b0000_0010;

3'b010:out = 8'b0000_0100;

3'b011:out = 8'b0000_1000;

3'b100:out = 8'b0001_0000;

3'b101:out = 8'b0010_0000;

3'b110:out = 8'b0100_0000;

3'b111:out = 8'b1000_0000;

endcase

end

endmodule

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