热门标签
热门文章
- 1软件测试|解决 Git Push 出现 “error: failed to push some refs to“错误_git error: failed to push some refs to
- 2JAVA常量池和在基本数据类型包装器类及String的应用_java常量池只能引到基本类型和string
- 3离线程序激活功能实现思路第二版（ts实现）_离线激活原理
- 4常用的java反编译工具介绍
- 5Opencv cv2 Python 安装教程_cv2包怎么安装
- 6python collections 模块中 deque_from collections import deque
- 7git stash pop不删除stash内容_git stash pop了,stash还存在吗
- 8与 Apollo 共创生态：Apollo 7 周年大会的启示与心得
- 9编译chromium 87 时用到的命令_chromium87
- 10基于STM32设计的室内环境监测系统(华为云IOT)_2023_室内环境监测系统设计
当前位置: article > 正文
verilog——序列检测器设计_题目← 设计一个序列检测器,当其输入的任意5个相邻位中的第1、2、5位为1的个
作者：你好赵伟 | 2024-06-02 05:33:24
赞
踩
题目← 设计一个序列检测器,当其输入的任意5个相邻位中的第1、2、5位为1的个
首先要明白的是：序列检测器的作用就是将一个指定的序列从一个数字码流中提取出来，这篇博客要检测的是一个‘11001101’序列。
程序中的data_in数据流输入,当状态为st7的时候认为检测到了‘11001101’序列。输出为1，否则为0。
序列检测采用三段式状态机设计，三段式状态机将时序逻辑和组合逻辑分开，把状态和输出单独列开，方便检查和维护。
序列检测代码：
声明：本文内容由网友自发贡献，不代表【wpsshop博客】立场，版权归原作者所有，本站不承担相应法律责任。如您发现有侵权的内容，请联系我们。转载请注明出处：https://www.wpsshop.cn/w/你好赵伟/article/detail/661358
推荐阅读
相关标签
