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开始尝试FPGA学习了,学了一个多月吧,还在基于Verilog 进行编译,针对最近遇见的一个头疼的error 10200 发表一下自己的看法:
首先上报错信息:
Error (10200): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct
报错代码:
if( sys_hour == 6'b11_1100)
sys_hour 是我定义的 6位寄存器
网上找到的针对10200报错的原因,大哥们基本说的都是针对下降沿信号也就是negedge 信号的处理,当时我就纳闷了,我这设定的是数据判断呀!
后来在尝试下,针对reg类型的信号判断,也要进行取反对比
if( !sys_hour == 6'b00_0011)
这个样子就OK啦
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