在Quartus软件界面选择Processing->Start->Start Test Bench Template Writer。之后软件就会在工程文件下自动建立一个仿真文件夹和简单的测试脚本文件模板。在工程文件夹下的simulation\modelsim的以工程名字命名的.vt文件就是测试脚本模板，打开就可以编辑仿真的条件了。

软件自动建立的仿真模板中已经，配置好了所有的输入输出连接，我们只需要设置特定输入的仿真条件即可。

以下就是我全部的配置输入条件，其他都是软件自动生成的模板，有一个reg eachvec;的变量可以删去，否则仿真时会出错，倒数几行也有一个@eachvec;也注释掉。其他都没有改动了，只是在inital模块中加入初始化条件和在always模块设置输入时钟频率。

其意思是：在0时刻，rst=1,clkl=0,en=0;经过300个单位时间的延时后，en=0,rst=0;再经过1000个单位时间延时后rst=1;又经过100个单位时间延时后rst=0.......;initial块中的代码只持续一次。

always #40 clk = ~clk表示没经过40个单位时间clk翻转一次，形成12.5M的时钟信号。

时间单位和仿真精度由 `timescale 1 ns/ 1 ps 决定，1ns为一单位时间，1ps为仿真精度。

4加载测试脚本到工程中

在Quartus软件界面选择Assignments->Settings弹出的界面中选择EDA Tool Setting 下的Simulation,进入下面配置界面。

在仿真工具选择ModelSim-Altera,

Format for output netlist 选择Verilog HDL.

在NativaLink settings选择Compile test bench ,然后点击右边的Test Benchs加载刚才的测试脚本，弹出如下界面

点击New..弹出如下画面

Test bench name中输入测试脚本的文件名

Top level module in test bench中输入测试脚本中的顶层模块名，如我的就是LED_NUM_vlg_tst

在File name中选择测试脚本文件，点击Add添加测试脚本，然后点击OK返回。即可完成测试脚本的加载。

5启动ModelSim

仿真测试的所有准备工作就绪了，下面我们就可以一键完成仿真工作。如图所示，点击菜单栏的“ToolsRun Simulation Tool RTL Simulation”。

软件启动的界面，我们可以打开 Wave 查看，同时点击右上角的“Zoom Full”按钮，整个有效的波形将展开显示。

如果ModelSim启动后没有波形那可能是测试脚本出现了问题不能编译通过，可以ModelSim界面选择View->Transcript打开ModelSim的命令输入输出窗口。如果测试脚本出现语法错误这里会红色字体提示哪里错了，根据提示回去修改即可。修改后的测试脚本保存好后，在ModelSim下方的Library界面点击work前面的‘+’打开，右键测试脚本选择（Recompile）重新编译。回到wave界面，在上面的选项栏选择Simulate->restart,等待软件重新加载数据。加载完后，按照下图重新选择一下，重新仿真。

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