补码加法器输出信号为4bit位宽与补码加法器输出信号为8bit位宽时序仿真对比情况_信号长度是4bit

补码加法器输出信号为4bit位宽代码

module Complement_adder(
  IN1   ,
  IN2   ,
  OUT   );
input signed [3:0] IN1, IN2;
output signed [3:0] OUT;
reg signed [3:0] OUT;
always@(IN1 or IN2) begin 
  OUT = IN1 + IN2;
end
endmodule 
1
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补码加法器输出信号为4bit位宽时序仿真图

补码加法器输出信号为8bit位宽代码

module Complement_adder(
  IN1   ,
  IN2   ,
  OUT   );
input signed [3:0] IN1, IN2;
output signed [7:0] OUT;
reg signed [7:0] OUT;
always@(IN1 or IN2) begin 
  OUT = IN1 + IN2;
end
endmodule 
1
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补码加法器输出信号为8bit位宽时序仿真图
通过观察补码加法器输出信号为4bit位宽时序仿真图可以得知：
当两数之和产生向最高位进位时会发生溢位，与正常相加的数字相差16；
当两数之和位于[-8,6]时结果是正常的。
通过观察补码加法器输出信号为8bit位宽时序仿真图可以得知：
两个加数相加所得的结果是正确的，不存在高位产生溢位情况，
通过比较两者的时序仿真图可以看出输出信号延迟时间相差不大，所以信号的输出带宽不会影响信号的延迟的情况。