研0week1：用VerilogA语言设计一个非理想运算放大器_veriloga学习

本文为个人学习记录。

0 学习时间

    2023年10月9日——2023年10月12日week1

1 学习计划

    用VerilogA语言设计一个非理想运算放大器

2 完成情况

    运算放大器的“不理想”可以主要体现在以下几个方面：

(1) 有限的增益（对于一个现实运算放大器，增益肯定不会是无限的） 

代码：

测试电路

测试结果

    满足放大一万倍的要求。

(2) 直流偏移（DC Offsets）

    直流偏移是由于输入端口存在直流量偏差，导致放大时也会将偏差放大。因此在输入端设置偏差值即可。

代码：

测试电路

    按照理论推算，vout=(1+R3/R2)*(Δvin+Vdc_offset)=(1+2)(Δvin+0.5)

    仿真结果：

    满足要求。

(3) 输入偏置电流（Input Bias Current）

    与DC offset类似，是由于输入端存在漂移电流导致。如果在运放的vn出现电流漂移，输出会增加一个In*R1的电压。

代码实现：

测试电路如下，与（2）相同

    按照理论推算，vout’=vout+In*R3=vout+2

    仿真结果：

    满足要求。

(4) 有限的速度（Speed Limitations）

    在这里直接限制运放的压摆率。

    测试电路与（1）相同。按照理论，输出会出现明显失真。

3 出现的问题

    过程中遇到的：最开始是以测试的角度去思考运算放大器的设计，于是在输出电流和输出阻抗的设计中发现3个变量只能用两个方程表示。因此回到原理上，先设计了一个增益有限的运放。再从非理想的产生原因入手，逐个叠加非理想的条件，最终实现设计。

4 下一步工作

(1) 找到电容不起作用的原因

(2) 按照老师要求完成其他任务

5 学习附录

    编程语言学习视频：

https://www.bilibili.com/video/BV12R4y1Y7JG/?spm_id7c671d36d

https://www.bilibili.com/video/BV1wA411o7PL/?spm_id_from=333.788.recommend_more_video.-1&vd_source=93c595d810be94f3258ff977c671d36d

期间讲到的例子：

这个up主还强调了两个关于cross和transition filter很重要的知识点，贴在这里

https://www.bilibili.com/video/BV1iF411N7kS/?spm_id_from=333.999.0.0&vd_source=93c595d810be94f3258ff977c671d36d

这个是关于编译操作方面的。

verilogA函数汇总：

8-25 26 veriloga语言-CSDN博客

运放基本知识点回顾：

OP AMP - 理想运算放大器和非理想放大器（一）_非理想反相放大器-CSDN博客

非理想运放形成原因：

https://zhuanlan.zhihu.com/p/601944934

https://zhuanlan.zhihu.com/p/604032738

附：当前的代码：

// VerilogA for ZMY, OPA, veriloga

`include "disciplines.h"

`include "constants.h"

module opa(vp,vn,vout);

input vp,vn;

output vout;

electrical vp,vn,vout;

electrical vn1,vn2;

real detvin;

//parameter real c=0;

parameter real c=1e-9;

analog begin

    V(vn1)<+V(vp);

    I(vn1,vn2)<+c*ddt(V(vn1,vn2));

    detvin=V(vp,vn)+0.5;//DC offeset+1

    I(vn,vp)<+ 0.001;//INcurrent +1

    V(vout)<+slew(detvin,8,-8);

//    V(vout)<+1e5*detvin;

end

endmodule