【Verilog HDL实践】74LS154开发

【Verilog HDL实践】74LS154开发

使用芯片：Altera Cyclone® IV EP4CE22F17C6N FPGA
开发工具：Quartus Ⅱ
开发项目：设计一个译码电路，实现74LS154的所有功能。

74LS154分析

4线 - 16线译码器
A、B、C、D译码地址输入端（高电平有效）
G1、G2选通端（低电平有效）
0 - 15输出端口（低电平有效）
输出功能表：当G1、G2为低时，输出由输入译码获得，低电平有效；任意为高时，输出全为高。

功能解析

组合逻辑电路
G1、G2一个以上为高时输出全为1
否则，输出由A、B、C、D译码决定：

0000->1111 1111 1111 1110
0001->1111 1111 1111 1101
0010->1111 1111 1111 1011

代码极其简单

module LS154(A,B,C,D,G1,G2, Y);
	input A,B,C,D,G1,G2;
	output[15:0] Y;
	
	assign Y = (G1|G2) ? 16'h0ffff : ~(16'b1<<(A+2*B+4*C+8*D));
	
endmodule
1
2
3
4
5
6
7

时序测试

可以看到，结果和预期一致。

译码器知识补充

3线－8线译码器 74138
4 线－16 线译码器 74154
4线-10线二进制译码器 74LS42