dc综合与pt静态时序分析(中文)_静态时序分析读书笔记（补充一)综合与时序约束的基础知识...

由于前面内容和第三章内容没消化，随意最近新进了另一本，综合与时序分析的设计约束

进入正题：

一.时序约束在综合中的作用

1.优化

对于实现网表的综合工具，首先他要的信息是所实现的网表需要完成的功能，这个信息来自于HDL

其次它还需要的信息有面积（我们希望在同一单位面积上实现尽可能多的功能）功率(我们希望节省电池电量，并减少节点发热)性能（我们希望从设备上获得尽可能高的速度）而且这三个可能影响其他目标。

设计者通过约束将他对面积，功率和性能的要求传达给综合工具。

约束是可以用来告诉综合工具在实现相同功能的许多种可能的实现方式中，应该选择哪个以同时满足其对面积，功率和性能的要求。

2.输入重排序

比如输入a b c d四个信号进行与操作，可以有不同的实现方法

而具体使用那个取决于d信号是与其他信号一起到达（选取图一）还是d信号较晚到达（选取图二）

设计者使用约束来向综合工具传达各种输入信号的到达时间。

3.输入输出缓冲

比如一个输入必须驱动一个更大的扇出堆，或者输出要驱动外部的大负载，设计者也要把这部分信息向综合工具传达。

二.综合中面临的普遍问题

1.设计划分

综合工具最大的瓶颈是他可以综合设计的规模，一个完整的设计必须拆分为更小的单元，称为电路单元，在综合阶段，基于设计的逻辑视图可以创建电路单元，将相关功能放入一个电路单元中，这种划分称为逻辑划分。所以只在顶层的约束现在被转换成在每个接口定义的更多约束。约束数增加，错误率也就增加，复杂度也就增加。

2.更新约束

电路单元级约束可能必须根据电路单元如何集成在子系统或芯片中来更新。

3.多时钟设计