这个屌丝很懒，什么也没留下！

verilog语言设计有限状态机习题_verilog 状态机期末考试题

作者：天景科技苑 | 2024-08-01 19:40:54

verilog 状态机期末考试题

module seqdet(x,z,clk,rst,state);

input x,clk,rst;

output[2:0] state;

reg[2:0] state;

parameter IDLE='d0, A='d1, B='d2,

C='d3, D='d4,

assign z = ( state==D)? 1 : 0; //?x=0???????E?

//???D??x??1???

//???1????? state==E && x==0 ??

always @(posedge clk)

state <= IDLE;

casex(state)

IDLE : if(x==1)

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