在FPGA添加用户逻辑和Microblaze的联合ILA调试_microblaze ila

一、Block Design设计和ILA设置
1、完成Block Design后右键想要抓取的信号，选择Debug。

然后点击Run Connection Automation，自动添加ILA IP核，最后Ctrl+S保存。

2、右键design_1，点击Generate Output Products，将Block Design中使用到的IP核生成源文件和约束文件。

3、点击Create HDL Wrapper，生成顶层例化文件。
4、完成自己Verilog逻辑设计后，点击Generate Bitstream，综合、布局、生成bit文件。
5、File → Export → Export Hardware，导出生成的硬件资源到vitis软件平台（注意选择include bitstream）。
二、vitis 设置
1、Tools → Launch Vitis IDE，打开vitis，将workspace定位到导出硬件资源的文件夹。
2、新建SDK工程，File → New → Application Project，在Platform page界面, 选择Create a new platform from hardware (XSA) ，在导出文件夹中选择.xsa文件。
3、Project Templates选择Peripheral Tests外围测试，添加自己的代码后，编译。
4、右键工程，选择Generate Linker Script，在Basic中可以改堆栈对应的存储空间。
5、再次编译。

三、ILA Debug设置
1、在vitis软件中，将bitstream下载到FPGA，点击Xilinx → Program Device。
2、在Vitis中选择Debug As → Debug Configurations，然后右键Single Application Debugs，选择New Configuration，默认至finish。
3、在vivado中open target，若时钟（PLL）在Block Design中产生，则不需要在Vivado中将bitstream下载，若时钟在Verilog程序中产生，则需要下载bitstream。