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vivado IDELAY原语使用

作者：小惠珠哦 | 2024-06-20 07:56:38

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idelay原语

介绍：vivado iodelay可以调整输入FPGA IO信号的延时，集成在芯片IOB内部以ps为单位。适用于外部输入信号时钟和数据由于走线延时不等长导致的不同步，可以通过给时钟或者数据加idelay单元，使得时钟能稳定的采集到数据。

在7系列的FPGA里，该原语名字为idelay2,用法如下所示。

CINVCTRL_SEL: 是否动态翻转时钟信号C的极性
DELAY_SRC：输入信号来源

        IDATAIN：输入信号来自于端口（管脚输入的信号），输入数据信号要接在IDATAIN端口

        DATAIN：输入信号来自于数据（内部的信号），用于级连延时链。输入信号要接在DATAIN    端口

IDELAY_TYPE有三种模式：

        fixed:固定延时模式，通过调整输入IDELAY_VALUE数值可以实现不同挡位的延时效果。但是每次编译完延时就固定了。

        VAR_LOADABLE：动态加载抽头值模式,可以在线调整延时大小，通过调整输入CNTVALUEIN的数值，可以实时的修改端口的延时状态。

SIGNAL_PATTERN：用于配置输入信号属性,不同类型信号路径上的抖动不同

        CLOCK：时钟信号；

        DATA：数据信号；

HIGH_PERFORMANCE_MODE:是否使用高性能模式减小抖动，会增加功耗。

IDELAYCTRL原语

IDELAYCTRL：使用IDELAY或者ODELAY，IDELAYCTRL必须被使用。因为IDELAY或者ODELAY的延迟精度是由IDELAYCTRL的输入时钟决定的，一般为200MHz。REFCLK输入时钟最好经过BUFG上全局时钟树。

用法如下所示：

  1.    wire   ref_clock_bufg;  
  2.  (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  3.   IDELAYCTRL   delayctrl (
  4.      .RDY    (delay_locked),
  5.      .REFCLK (ref_clock_bufg),
  6.      .RST    (!rst_n));
  7.  
  8.   BUFG   ref_clk_bufg (
  9.      .I (clk_200m),
  10.      .O (ref_clock_bufg));
  11.  
  12. /******************FIXED 模式*************************************/
  13.  
  14.   (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  15.      IDELAYE2
  16.         # (
  17.            .CINVCTRL_SEL           ("FALSE"),            // TRUE, FALSE
  18.            .DELAY_SRC              ("IDATAIN"),        // IDATAIN, DATAIN
  19.            .HIGH_PERFORMANCE_MODE  ("TRUE"),                            // TRUE, FALSE
  20.            .IDELAY_TYPE            ("FIXED"),        // FIXED, VARIABLE, or VAR_LOADABLE
  21.            .IDELAY_VALUE           (CLK0_TAPS),                // 0 to 31
  22.            .REFCLK_FREQUENCY       (200.0),
  23.            .PIPE_SEL               ("FALSE"),
  24.            .SIGNAL_PATTERN         ("CLOCK"))           // CLOCK, DATA
  25.         idelaye2_clk0
  26.           (
  27.            .DATAOUT                (dco_0_temp_delay),  // Delayed clock
  28.            .DATAIN                 (1'b0),              // Data from FPGA logic
  29.            .C                      (ref_clock_bufg),
  30.            .CE                     (1'b0),
  31.            .INC                    (1'b0),
  32.            .IDATAIN                (dco_0_temp),
  33.            .LD                     (0),
  34.            .LDPIPEEN               (1'b0),
  35.            .REGRST                 (1'b0),
  36.            .CNTVALUEIN             (5'b00000),
  37.            .CNTVALUEOUT            (),
  38.            .CINVCTRL               (1'b0)
  39.         );
  41.    // FIXED 模式下级联延时链
  42.      wire  dco_0_temp_delay1; 
  43.      (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  44.      IDELAYE2
  45.         # (
  46.            .CINVCTRL_SEL           ("FALSE"),            // TRUE, FALSE
  47.            .DELAY_SRC              ("DATAIN"),        // IDATAIN, DATAIN
  48.            .HIGH_PERFORMANCE_MODE  ("TRUE"),                            // TRUE, FALSE
  49.            .IDELAY_TYPE            ("FIXED"),          // FIXED, VARIABLE,orVAR_LOADABLE
  50.            .IDELAY_VALUE           (CLK1_TAPS),                // 0 to 31
  51.            .REFCLK_FREQUENCY       (200.0),
  52.            .PIPE_SEL               ("FALSE"),
  53.            .SIGNAL_PATTERN         ("CLOCK"))           // CLOCK, DATA
  54.         idelaye2_clk2
  55.           (
  56.            .DATAOUT                (dco_0_temp_delay1),  // Delayed clock
  57.            .DATAIN                 (dco_0_temp_delay),      // Data from FPGA logic
  58.            .C                      (ref_clock_bufg),
  59.            .CE                     (1'b0),
  60.            .INC                    (1'b0),
  61.            .IDATAIN                (1'b0),
  62.            .LD                     (0),
  63.            .LDPIPEEN               (1'b0),
  64.            .REGRST                 (1'b0),
  65.            .CNTVALUEIN             (5'b00000),
  66.            .CNTVALUEOUT            (),
  67.            .CINVCTRL               (1'b0)
  68.         );
  69.    /****************** VAR_LOADABLE 模式*************************************/
  70.  
  71.  genvar pin_count;
  72.   generate 
  73.   for (pin_count = 0; pin_count < 5; pin_count = pin_count + 1) begin: pins 
  74.     (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  75.      IDELAYE2
  76.        # (
  77.          .CINVCTRL_SEL           ("FALSE"),                            // TRUE, FALSE
  78.          .DELAY_SRC              ("IDATAIN"),                          // IDATAIN, DATAIN
  79.          .HIGH_PERFORMANCE_MODE  ("TRUE"),                            // TRUE, FALSE
  80.          .IDELAY_TYPE            ("VAR_LOAD"),              // FIXED, VARIABLE, or VAR_LOADABLE
  81.          .IDELAY_VALUE           (DATA0_TAPS),                  // 0 to 31
  82.          .REFCLK_FREQUENCY       (200.0),
  83.          .PIPE_SEL               ("FALSE"),
  84.          .SIGNAL_PATTERN         ("DATA"))                             // CLOCK, DATA
  85.        idelaye2_bus_adc0_l
  86.            (
  87.          .DATAOUT                (data_in_p0_delay[pin_count]),
  88.          .DATAIN                 (1'b0),                               // Data from FPGA logic
  89.          .C                      (ref_clock_bufg),
  90.          .CE                     (1'b0),
  91.          .INC                    (1'b0),
  92.          .IDATAIN                (data_in_p0[pin_count]), // Driven by IOB
  93.          .LD                     (1'b1),
  94.          .REGRST                 (1'b0),
  95.          .LDPIPEEN               (1'b0),
  96.          .CNTVALUEIN             (FIRST_IMAGE_DATA_NUM),
  97.          .CNTVALUEOUT            (),
  98.          .CINVCTRL               (1'b0)
  99.          );
  100.          
  101.      (* IODELAY_GROUP = "selectio_wiz_1_group" *)    
  102.      IDELAYE2
  103.        # (
  104.          .CINVCTRL_SEL           ("FALSE"),                            // TRUE, FALSE
  105.          .DELAY_SRC              ("IDATAIN"),                          // IDATAIN, DATAIN
  106.          .HIGH_PERFORMANCE_MODE  ("TRUE"),                            // TRUE, FALSE
  107.          .IDELAY_TYPE            ("VAR_LOAD"),              // FIXED, VARIABLE, or VAR_LOADABLE
  108.          .IDELAY_VALUE           (DATA1_TAPS),                  // 0 to 31
  109.          .REFCLK_FREQUENCY       (100.0),
  110.          .PIPE_SEL               ("FALSE"),
  111.          .SIGNAL_PATTERN         ("DATA"))                             // CLOCK, DATA
  112.        idelaye2_bus_adc1_l
  113.            (
  114.          .DATAOUT                (data_in_p1_delay[pin_count]),
  115.          .DATAIN                 (1'b0),                               // Data from FPGA logic
  116.          .C                      (ref_clock_bufg),
  117.          .CE                     (1'b0),
  118.          .INC                    (1'b0),
  119.          .IDATAIN                (data_in_p1[pin_count]), // Driven by IOB
  120.          .LD                     (1'b1),
  121.          .REGRST                 (1'b0),
  122.          .LDPIPEEN               (1'b0),
  123.          .CNTVALUEIN             (DATA_ADC2_DELAY),
  124.          .CNTVALUEOUT            (),
  125.          .CINVCTRL               (1'b0)
  126.          );   
  127.                   
  128.   end       
  129.  endgenerate 
  130.

在ultrascare+系列FPGA中，idelay原语改为idelay3

用法如下所示：

  1.  wire   delay_locked;
  2.  wire   ref_clock_bufg;  
  3.  (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  4.    IDELAYCTRL #(
  5.       .SIM_DEVICE("ULTRASCALE")  // Set the device version for simulation functionality (ULTRASCALE)
  6.    )
  7.     delayctrl (
  8.      .RDY    (delay_locked),
  9.      .REFCLK (ref_clock_bufg),
  10.      .RST    (!rst_n));
  11.  
  12.   BUFG   ref_clk_bufg (
  13.      .I (clk_200m),
  14.      .O (ref_clock_bufg));
  15.  
  16.  wire   [8:0]   cntvout;
  17.  wire   [8:0]   cntvout_1;
  18.   genvar pin_count;
  19.   generate 
  20.   for (pin_count = 0; pin_count < 5; pin_count = pin_count + 1) begin: pins 
  21.     (* IODELAY_GROUP = "selectio_wiz_1_group" *)
  22.   IDELAYE3 #(
  23.       .CASCADE("NONE"),               // Cascade setting (MASTER, NONE, SLAVE_END, SLAVE_MIDDLE)
  24.       .DELAY_FORMAT("TIME"),          // Units of the DELAY_VALUE (COUNT, TIME)
  25.       .DELAY_SRC("IDATAIN"),          // Delay input (DATAIN, IDATAIN)
  26.       .DELAY_TYPE("VAR_LOAD"),           // Set the type of tap delay line (FIXED, VARIABLE, VAR_LOAD)
  27.       .DELAY_VALUE(1100),                // Input delay value setting
  28.       .IS_CLK_INVERTED(1'b0),         // Optional inversion for CLK
  29.       .IS_RST_INVERTED(1'b0),         // Optional inversion for RST
  30.       .REFCLK_FREQUENCY(300.0),       // IDELAYCTRL clock input frequency in MHz (200.0-800.0)
  31.       .SIM_DEVICE("ULTRASCALE_PLUS"), // Set the device version for simulation functionality (ULTRASCALE,
  32.                                       // ULTRASCALE_PLUS, ULTRASCALE_PLUS_ES1, ULTRASCALE_PLUS_ES2)
  33.       .UPDATE_MODE("ASYNC")           // Determines when updates to the delay will take effect (ASYNC, MANUAL,
  34.                                       // SYNC)
  35.    )
  36.    idelaye2_bus_adc0_l (
  37.     .CASC_OUT(), // 1-bit output: Cascade delay output to ODELAY input cascade
  38.     .CNTVALUEOUT(cntvout), // 9-bit output: Counter value output
  39.     .DATAOUT(data_in_p0_delay[pin_count]), // 1-bit output: Delayed data output
  40.     .CASC_IN(1'b0), // 1-bit input: Cascade delay input from slave ODELAY CASCADE_OUT
  41.     .CASC_RETURN(1'b0), // 1-bit input: Cascade delay returning from slave ODELAY DATAOUT
  42.     .CE(1'b0), // 1-bit input: Active high enable increment/decrement input
  43.     .CLK(ref_clock_bufg), // 1-bit input: Clock input
  44.     .CNTVALUEIN(DATA_ADC2_DELAY), // 9-bit input: Counter value input
  45.     .DATAIN(1'b0), // 1-bit input: Data input from the IOBUF
  46.     .EN_VTC(1'b1), // 1-bit input: Keep delay constant over VT
  47.     .IDATAIN(data_in_p0[pin_count]), // 1-bit input: Data input from the logic
  48.     .INC(1'b0), // 1-bit input: Increment / Decrement tap delay input
  49.     .LOAD(1'b0), // 1-bit input: Load DELAY_VALUE input
  50.     .RST(1'b0) // 1-bit input: Asynchronous Reset to the DELAY_VALUE
  51.     ); 
  52.          
  53.      (* IODELAY_GROUP = "selectio_wiz_1_group" *)    
  54.   IDELAYE3 #(
  55.       .CASCADE("NONE"),               // Cascade setting (MASTER, NONE, SLAVE_END, SLAVE_MIDDLE)
  56.       .DELAY_FORMAT("TIME"),          // Units of the DELAY_VALUE (COUNT, TIME)
  57.       .DELAY_SRC("IDATAIN"),          // Delay input (DATAIN, IDATAIN)
  58.       .DELAY_TYPE("VAR_LOAD"),           // Set the type of tap delay line (FIXED, VARIABLE, VAR_LOAD)
  59.       .DELAY_VALUE(1100),                // Input delay value setting
  60.       .IS_CLK_INVERTED(1'b0),         // Optional inversion for CLK
  61.       .IS_RST_INVERTED(1'b0),         // Optional inversion for RST
  62.       .REFCLK_FREQUENCY(300.0),       // IDELAYCTRL clock input frequency in MHz (200.0-800.0)
  63.       .SIM_DEVICE("ULTRASCALE_PLUS"), // Set the device version for simulation functionality (ULTRASCALE,
  64.                                       // ULTRASCALE_PLUS, ULTRASCALE_PLUS_ES1, ULTRASCALE_PLUS_ES2)
  65.       .UPDATE_MODE("ASYNC")           // Determines when updates to the delay will take effect (ASYNC, MANUAL,
  66.                                       // SYNC)
  67.    )
  68.    idelaye2_bus_adc1_l (
  69.     .CASC_OUT(), // 1-bit output: Cascade delay output to ODELAY input cascade
  70.     .CNTVALUEOUT(cntvout_1), // 9-bit output: Counter value output
  71.     .DATAOUT(data_in_p1_delay[pin_count]), // 1-bit output: Delayed data output
  72.     .CASC_IN(1'b0), // 1-bit input: Cascade delay input from slave ODELAY CASCADE_OUT
  73.     .CASC_RETURN(1'b0), // 1-bit input: Cascade delay returning from slave ODELAY DATAOUT
  74.     .CE(1'b0), // 1-bit input: Active high enable increment/decrement input
  75.     .CLK(ref_clock_bufg), // 1-bit input: Clock input
  76.     .CNTVALUEIN(DATA_ADC2_DELAY), // 9-bit input: Counter value input
  77.     .DATAIN(1'b0), // 1-bit input: Data input from the IOBUF
  78.     .EN_VTC(1'b1), // 1-bit input: Keep delay constant over VT
  79.     .IDATAIN(data_in_p1[pin_count]), // 1-bit input: Data input from the logic
  80.     .INC(1'b0), // 1-bit input: Increment / Decrement tap delay input
  81.     .LOAD(1'b0), // 1-bit input: Load DELAY_VALUE input
  82.     .RST(1'b0) // 1-bit input: Asynchronous Reset to the DELAY_VALUE
  83.     ); 
  84.                   
  85.   end       
  86.  endgenerate

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