Xilinx FPGA selectIO笔记_xilinx lvpecl

前言

内容主要来自ug471,主要记录FPGA的文档的学习笔记，参考的内容一个是csdn上的笔记和ug471文档

此外还有部分是UG571文档中的接口说明

ug471主要包含三部分，第一章是selectIO资源，第二章是selectIO 逻辑资源，第三章是高级selectIO逻辑资源，第一章的selectIO资源主要是描述接口的电气行为，主要是输出驱动和输入接收器，以及部分标准接口的例子，第二章主要描述的是输入输出的数据寄存器和DDR操作，以及可编程的输入延迟（IDELAY）和输出延迟（ODELAY）;第三章主要是写serdes部分

ug571 主要是ultrascale 系列的selectIO的管脚说明文档，前面主要讲述HP和HR bank的部分功能，后面讲述新的HDbank 的属性，

文档主要结合两者，在硬件方面的描述，然后撰写该笔记，笔记包含HD和HP HRbank支持的所有的管脚电平标准描述，用来确认硬件对于不同电平标准情况下所需要的硬件条件（Vref和DCI功能，以及差分电平支持等，）至于管脚内部的资源等则留做后面的工作继续。

目录

前言

selectIO 资源

7系列 select IO简介

UltraScale架构简介

DCI

FPGA SelectIO Attributes/Constraints

7 Series

UltraScale

Supported I/O Standards and Terminations

LVTTL

LVCMOS

HSTL

SSTL

HSUL_12 (High Speed Unterminated Logic)

LVDS and LVDS_25 (Low Voltage Differential Signaling)

POD（Pseudo Open Drain）

LVPECL

SelectIO Logic Resources

UltraScale

bank简介

HD bank

参考资料

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selectIO 资源

7系列 select IO简介

7系列的器件主要的bank有两种，一个是HPbank （high-performance） 一个是HRbank（high-range），HPbank可以支持更高速率的性能，但是电压最高只能到1.8V，HR能够提供更高的电压输出范围，最高能到3.3V但是性能不够。

7系列的芯片支持可编程的控制输出轻度和斜率，还有DCI实现片上的端接，以及产生内部参考电压，(HRbank不能够用DCI）。一般一个bank有50个pin管脚，其中有48个可以即支持单端也支持差分。单端HP bank的 I/O block （IOB）和单端的HRbank 的IOB具有一样的结构，具体如下

常规的HP和HRbank 的IOB也是一样的结构，具体如下所示

VCCO ：bank 的供电，一般就是vcco是多少电压，整个bank 的IO都是遵循VCCO的电压来的

Vref  ： 如果单端接口标准用了一个差分输入的buffer ，那就需要VREF，两个管脚都需要接，当然，7系列还是提供了内部的Vref，可以通过约束来实现

VCCaux ：主要给7系列内部互联逻辑进行供电，和部分IO标准的输入buffer供电用的，它包含全部的1.8V以及1.8V一下的接口和HRbank2.5V的单端接口。以及差分的输入的buffer供电，以及vref供电用，

VCCAUX_io： HPbank的辅助供电，主要是给更高的频率性能的存储器接口用的

 

UltraScale架构简介

ultraScale 是xilinx的首个ASIC级架构，包括下一代的布线，类ASIC时钟，3D-on-3D IC和多核处理器SoC (MPSoC)技术

基于UltraScale架构的器件可提供各种I/O产品：高性能(HP)、高密度(HD)和高量程(HR) I/O bank。

• HP I/O bank旨在满足高速存储器和其它芯片对芯片接口 （电压上限1.8V）的性能要求。

• HR I/O bank旨在支持更广泛的I/O标准 （电压上限3.3V）。

• HD I/O bank旨在支持低速接口。

但是并不是所有的器件都包含了这三种类型的接口，Zynq UltraScale+、Kintex UltraScale+和Virtex UltraScale+系列包含有HD和HPbank，Kintex UltraScale和Virtex UltraScale系列包含HR和HPbank，

表1-1：HR和HR I/O bank中受支持的功能

ultrascale 系列支持的是每个bank共有52个select IO 管脚，小型的HR bank包含26个select IO管脚，DCI功能同样只在HPbank上有，然后就是HP I/O bank中的DDR4标准和HP/HR I/O bank中的LVDS TX标准都可以使用预加重功能。

SelectIO管脚可根据各种I/O标准 （包括单端和差分）进行配置。 •单端I/O标准包括LVCMOS、LVTTL、HSTL、SSTL、HSUL和POD等。 •差分I/O标准包括LVDS、Mini_LVDS、RSDS、PPDS、BLVDS、TMDS、SLVS、LVPECL、SUB_LVDS以及差分 HSTL、POD、HSUL和SSTL等。

 

DCI

DCI（digitally controlled  impedance）数字控制阻抗技术，DCI可以控制输出的阻抗或者添加并联端接在输入额输出端，对于7系列的芯片 DCI通过外部的放置在VRN和VRP端的管脚，甚至可以通过连续的阻抗调整来实行对于温度和电压波动的补偿。此外HPbank才有DCI功能，HRbank没有这功能。DCI 通过一个VRN 端电阻上拉到电源VCCO ，VRP端下拉电阻到地，阻值等特征电阻的阻值或者两倍。

对于UltraScale系列的芯片，使用DCI标准时，VRP管脚必须通过参考电阻端接到GND。电阻值应为240Ω。而且也是只能HPbank 才能使用。因此支持的端接的电阻主要有40Ω，48欧姆60欧姆，差分的就是双倍，具体如下RTT_40  • RTT_48  • RTT_60  • RTT_120  • RTT_240  • RTT_NONE

差分的端接一般是100欧姆，这属于内部内置的，不需要vrp来操作，

 

 

同样DCI支持DCI cascading也就是从别的bankDCI阻抗值来实现具体如下图所示，但是只能是同一列的bank才好使，而且中间不能有较大的插入边界，主从bank 之间必须要是相同的VCCO和Vref电压，

一般一列有一个了，其他的都好使，

DCI同样支持源端的端接，具体支持的IO电平标准为：LVDCI_15,  LVDCI_18, HSLVDCI_15, HSLVDCI_18, HSUL_12_DCI, and DIFF_HSUL_12_DCI.对于源端匹配，2倍阻抗的阻值也是可以的，

对于输入终端的端接方式，戴维南等效，所有的支持DCI功能的接口标准都支持戴维南等效

戴维南等效电路如下，外部VRP和VRN上连接的电阻都是2倍的阻抗的值，如果想要通过匹配到50欧姆，那么就需要在VRN到电源和VRP到地分别接100欧姆电阻，这个只是在7系列的操作，如果是6系列的DCI则是50欧姆，这块需要注意。

 

戴维南等效的端接同样在某些电平标准的输入和双向口也有，主要是class II 的SSTL和HSTL。class I的不行，只能支持输入。

一般情况下VRN和VRP需要接电阻，才能实现DCI功能，但是如果临近的bank有一个bank进行了端接，那么也可以不用端接，还有就是如果是以下的电平标准，且该bank有且仅有这一个电平标准时候，那也可以不用VRN和VRP接电阻。

在HRbank中虽然不支持DCI，但是也支持片上端接（IN_TERM），只不过是不能够校准温度和电压波动，支持的戴维南等效的电阻值是40Ω，50Ω，60Ω。支持这种模式的有以下几种

在ultrascale系列里面，除了DCI之外还支持的未经校准的输入端接，DCI会校准VRP管脚上的参考电阻，未校准的输入终端功能会调用由ODT属性确定的内部电阻。