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FPGA学习记录（5）_HDMI彩条显示_正点原子领航者开发板

作者：小惠珠哦 | 2024-07-27 00:43:21

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FPGA学习记录（5）_HDMI彩条显示_正点原子领航者开发板

前言

        今天学习正点原子领航者开发板HDMI彩条显示模块，以下是记录的笔记和重写的代码。

1：HDMI彩条显示

1.1 HDMI

        VGA接口接收模拟信号，分辨率高了之后，就会受到干扰。HDMI接口取代了VGA接口，支持高分辨率。

1.2 TMDS编码

 1.3 原语

        原语：英文名称Primitive，是Xilinx针对其器件特征开发的一系列常用模块名称，涵盖了FPGA开发过程中的常用领域，方便用户直接调用FPGA的底层组件。以Xilinx为例，共分为10类：计算组件、IO端口组件、寄存器/锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G-tranceiver。原语可以看作是库函数，可以直接例化调用，使用方便，功能全面，可以有效提高开发效率。

         PAD是FPGA的金属引脚，从FPGA出来后，首先跟IOB对接，IDELAY和ODELAY的作用是数据同时对齐，以免发生延迟。

        IOB主要的作用是三态门，差分信号和单端，单端和差分信号互相转换。

OSERDESE2工作时序图

OSERDESE2三态时序图

2:  波形图——写代码

2.1 video_driver

        1：行场同步信号赋值：分别在计数器大于等于其行场同步时间赋1，小于行场同步时间赋0。

        2：行计数器h_cnt对像素时钟计数：与上节LCD实验相同。

        3：场计数器v_cnt对行计数：与上节LCD实验相同。

        4：请求像素点颜色数据输入data_req：与上节LCD实验相同。

        5：数据使能信号：与上节LCD实验相同。

  1. //像素点x坐标
  2. always@ (posedge pixel_clk or negedge sys_rst_n) begin
  3.     if(!sys_rst_n)
  4.         pixel_xpos <= 11'd0;
  5.     else if(data_req)
  6.         pixel_xpos <= cnt_h + 2'd2 - H_SYNC - H_BACK ;
  7.     else 
  8.         pixel_xpos <= 11'd0;
  9. end

        6：像素点x坐标：data_req拉高的时候，pixel_xpos <= h_cnt + 2'd2 - h_sync - h_back，加2的原因是pixel_xpos是从1开始的，而计数器是从0开始计时，所以得先加个1。其次是因为data_req信号比使能信号早一个周期，时序赋值也得加个1。

  1. //像素点y坐标	
  2. always@ (posedge pixel_clk or negedge sys_rst_n) begin
  3.     if(!sys_rst_n)
  4.         pixel_ypos <= 11'd0;
  5.     else if((cnt_v >= (V_SYNC + V_BACK)) && (cnt_v < (V_SYNC + V_BACK + V_DISP)))
  6.         pixel_ypos <= cnt_v + 1'b1 - (V_SYNC + V_BACK) ;
  7.     else 
  8.         pixel_ypos <= 11'd0;
  9. end

        7：像素点y坐标：场计数器位于有效显示区域时，pixel_ypos <= v_cnt + 1‘b1’ - v_sync -v_back，加1的原因是pixel_ypos是从1开始的，而计数器是从0开始计时，所以得加个1。

  1. module video_driver(
  2.     input           	pixel_clk	,
  3.     input           	sys_rst_n	,
  4. 		
  5.     //RGB接口	
  6.     output          	video_hs	,     //行同步信号
  7.     output          	video_vs	,     //场同步信号
  8.     output          	video_de	,     //数据使能
  9.     output  	[23:0]  video_rgb	,    //RGB888颜色数据
  10.     output	reg			data_req 	,
  11. 	
  12.     input   	[23:0]  pixel_data	,   //像素点数据
  13.     output  reg	[10:0]  pixel_xpos	,   //像素点横坐标
  14.     output  reg	[10:0]  pixel_ypos    //像素点纵坐标
  15. );
  16.  
  17. //parameter define
  18.  
  19. //1280*720 分辨率时序参数
  20. parameter  H_SYNC   =  11'd40;   //行同步
  21. parameter  H_BACK   =  11'd220;  //行显示后沿
  22. parameter  H_DISP   =  11'd1280; //行有效数据
  23. parameter  H_FRONT  =  11'd110;  //行显示前沿
  24. parameter  H_TOTAL  =  11'd1650; //行扫描周期
  25.  
  26. parameter  V_SYNC   =  11'd5;    //场同步
  27. parameter  V_BACK   =  11'd20;   //场显示后沿
  28. parameter  V_DISP   =  11'd720;  //场有效数据
  29. parameter  V_FRONT  =  11'd5;    //场显示前沿
  30. parameter  V_TOTAL  =  11'd750;  //场扫描周期
  31.  
  32. //1920*1080分辨率时序参数
  33. //parameter  H_SYNC   =  12'd44;   //行同步
  34. //parameter  H_BACK   =  12'd148;  //行显示后沿
  35. //parameter  H_DISP   =  12'd1920; //行有效数据
  36. //parameter  H_FRONT  =  12'd88;  //行显示前沿
  37. //parameter  H_TOTAL  =  12'd2200; //行扫描周期
  38. //
  39. //parameter  V_SYNC   =  12'd5;    //场同步
  40. //parameter  V_BACK   =  12'd36;   //场显示后沿
  41. //parameter  V_DISP   =  12'd1080;  //场有效数据
  42. //parameter  V_FRONT  =  12'd4;    //场显示前沿
  43. //parameter  V_TOTAL  =  12'd1125;  //场扫描周期
  44.  
  45. //reg define
  46. reg  [11:0] cnt_h;
  47. reg  [11:0] cnt_v;
  48. reg       	video_en;
  49.  
  50. //*****************************************************
  51. //**                    main code
  52. //*****************************************************
  53.  
  54. assign video_de  = video_en;
  55. assign video_hs  = ( cnt_h < H_SYNC ) ? 1'b0 : 1'b1;  //行同步信号赋值
  56. assign video_vs  = ( cnt_v < V_SYNC ) ? 1'b0 : 1'b1;  //场同步信号赋值
  57.  
  58. //使能RGB数据输出
  59. always @(posedge pixel_clk or negedge sys_rst_n) begin
  60. 	if(!sys_rst_n)
  61. 		video_en <= 1'b0;
  62. 	else
  63. 		video_en <= data_req;
  64. end
  65.  
  66. //RGB888数据输出
  67. assign video_rgb = video_de ? pixel_data : 24'd0;
  68.  
  69. //请求像素点颜色数据输入
  70. always @(posedge pixel_clk or negedge sys_rst_n) begin
  71. 	if(!sys_rst_n)
  72. 		data_req <= 1'b0;
  73. 	else if(((cnt_h >= H_SYNC + H_BACK - 2'd2) && (cnt_h < H_SYNC + H_BACK + H_DISP - 2'd2))
  74.                   && ((cnt_v >= V_SYNC + V_BACK) && (cnt_v < V_SYNC + V_BACK+V_DISP)))
  75. 		data_req <= 1'b1;
  76. 	else
  77. 		data_req <= 1'b0;
  78. end
  79.  
  80. //像素点x坐标
  81. always@ (posedge pixel_clk or negedge sys_rst_n) begin
  82.     if(!sys_rst_n)
  83.         pixel_xpos <= 11'd0;
  84.     else if(data_req)
  85.         pixel_xpos <= cnt_h + 2'd2 - H_SYNC - H_BACK ;
  86.     else 
  87.         pixel_xpos <= 11'd0;
  88. end
  89.     
  90.  
  91.     
  92.  
  93. //行计数器对像素时钟计数
  94. always @(posedge pixel_clk or negedge sys_rst_n) begin
  95.     if (!sys_rst_n)
  96.         cnt_h <= 11'd0;
  97.     else begin
  98.         if(cnt_h < H_TOTAL - 1'b1)
  99.             cnt_h <= cnt_h + 1'b1;
  100.         else 
  101.             cnt_h <= 11'd0;
  102.     end
  103. end
  104.  
  105. //场计数器对行计数
  106. always @(posedge pixel_clk or negedge sys_rst_n) begin
  107.     if (!sys_rst_n)
  108.         cnt_v <= 11'd0;
  109.     else if(cnt_h == H_TOTAL - 1'b1) begin
  110.         if(cnt_v < V_TOTAL - 1'b1)
  111.             cnt_v <= cnt_v + 1'b1;
  112.         else 
  113.             cnt_v <= 11'd0;
  114.     end
  115. end
  116.  
  117. endmodule

2.2 video_display

        与上节LCD实验几乎相同，除了分辨率都一样。

  1. module  video_display(
  2.     input                pixel_clk,
  3.     input                sys_rst_n,
  4.     
  5.     input        [10:0]  pixel_xpos,  //像素点横坐标
  6.     input        [10:0]  pixel_ypos,  //像素点纵坐标
  7.     output  reg  [23:0]  pixel_data   //像素点数据
  8. );
  9.  
  10. //parameter define
  11. parameter  H_DISP = 11'd1280;                       //分辨率——行
  12. parameter  V_DISP = 11'd720;                        //分辨率——列
  13.  
  14. localparam WHITE  = 24'b11111111_11111111_11111111;  //RGB888 白色
  15. localparam BLACK  = 24'b00000000_00000000_00000000;  //RGB888 黑色
  16. localparam RED    = 24'b11111111_00001100_00000000;  //RGB888 红色
  17. localparam GREEN  = 24'b00000000_11111111_00000000;  //RGB888 绿色
  18. localparam BLUE   = 24'b00000000_00000000_11111111;  //RGB888 蓝色
  19.     
  20. //*****************************************************
  21. //**                    main code
  22. //*****************************************************
  23.  
  24. //根据当前像素点坐标指定当前像素点颜色数据，在屏幕上显示彩条
  25. always @(posedge pixel_clk ) begin
  26.     if (!sys_rst_n)
  27.         pixel_data <= 16'd0;
  28.     else begin
  29.         if((pixel_xpos >= 0) && (pixel_xpos < (H_DISP/5)*1))
  30.             pixel_data <= WHITE;
  31.         else if((pixel_xpos >= (H_DISP/5)*1) && (pixel_xpos < (H_DISP/5)*2))
  32.             pixel_data <= BLACK;  
  33.         else if((pixel_xpos >= (H_DISP/5)*2) && (pixel_xpos < (H_DISP/5)*3))
  34.             pixel_data <= RED;  
  35.         else if((pixel_xpos >= (H_DISP/5)*3) && (pixel_xpos < (H_DISP/5)*4))
  36.             pixel_data <= GREEN;
  37.         else 
  38.             pixel_data <= BLUE;
  39.     end
  40. end
  41.  
  42. endmodule

2.3 dvi_ecoder

        1：计算像素数据中“1”的个数

  1. always @ (posedge clkin) begin
  2.   n1d <=#1 din[0] + din[1] + din[2] + din[3] + din[4] + din[5] + din[6] + din[7];
  3.  
  4.   din_q <=#1 din;
  5. end

        代码中，#1代表延迟一个时间刻度尺，在实际代码生成比特流的过程中是不考虑它的，也就是不可综合，只在仿真中起作用。

        2：判断1的个数是否大于4

assign decision1 = (n1d > 4'h4) | ((n1d == 4'h4) & (din_q[0] == 1'b0));

        3：如果1的个数大于等于4，对输入的比特数据进行异或非操作。如果1的个数小于4，对输入的比特数据进行异或操作。

  1. wire [8:0] q_m;
  2. assign q_m[0] = din_q[0];
  3. assign q_m[1] = (decision1) ? (q_m[0] ^~ din_q[1]) : (q_m[0] ^ din_q[1]);
  4. assign q_m[2] = (decision1) ? (q_m[1] ^~ din_q[2]) : (q_m[1] ^ din_q[2]);
  5. assign q_m[3] = (decision1) ? (q_m[2] ^~ din_q[3]) : (q_m[2] ^ din_q[3]);
  6. assign q_m[4] = (decision1) ? (q_m[3] ^~ din_q[4]) : (q_m[3] ^ din_q[4]);
  7. assign q_m[5] = (decision1) ? (q_m[4] ^~ din_q[5]) : (q_m[4] ^ din_q[5]);
  8. assign q_m[6] = (decision1) ? (q_m[5] ^~ din_q[6]) : (q_m[5] ^ din_q[6]);
  9. assign q_m[7] = (decision1) ? (q_m[6] ^~ din_q[7]) : (q_m[6] ^ din_q[7]);
  10. assign q_m[8] = (decision1) ? 1'b0 : 1'b1;

        4：de、c1、q_m信号进行数据对齐。

  1. always @ (posedge clkin) begin
  2.   de_q    <=#1 de;
  3.   de_reg  <=#1 de_q;
  4.   
  5.   c0_q    <=#1 c0;
  6.   c0_reg  <=#1 c0_q;
  7.   c1_q    <=#1 c1;
  8.   c1_reg  <=#1 c1_q;
  9.  
  10.   q_m_reg <=#1 q_m;
  11. end

        5：如果de_reg信号为0，则执行以下代码。

  1. case ({c1_reg, c0_reg})
  2.     2'b00:   dout <=#1 CTRLTOKEN0;
  3.     2'b01:   dout <=#1 CTRLTOKEN1;
  4.     2'b10:   dout <=#1 CTRLTOKEN2;
  5.     default: dout <=#1 CTRLTOKEN3;
  6. endcase

        6：如果de_reg信号为1且decision2 == (cnt == 5'h0) | (n1q_m == n0q_m)，则执行以下代码：

  1. if(decision2) begin
  2.   dout[9]   <=#1 ~q_m_reg[8]; 
  3.   dout[8]   <=#1 q_m_reg[8]; 
  4.   dout[7:0] <=#1 (q_m_reg[8]) ? q_m_reg[7:0] : ~q_m_reg[7:0];
  5.  
  6.   cnt <=#1 (~q_m_reg[8]) ? (cnt + n0q_m - n1q_m) : (cnt + n1q_m - n0q_m);
  7. end

        7：如果de_reg信号为1且decision2 != (cnt == 5'h0) | (n1q_m == n0q_m)，则执行以下代码：

  1. if(decision3) begin
  2.   dout[9]   <=#1 1'b1;
  3.   dout[8]   <=#1 q_m_reg[8];
  4.   dout[7:0] <=#1 ~q_m_reg[7:0];
  5.  
  6.   cnt <=#1 cnt + {q_m_reg[8], 1'b0} + (n0q_m - n1q_m);
  7. end else begin
  8.   dout[9]   <=#1 1'b0;
  9.   dout[8]   <=#1 q_m_reg[8];
  10.   dout[7:0] <=#1 q_m_reg[7:0];
  11.  
  12.   cnt <=#1 cnt - {~q_m_reg[8], 1'b0} + (n1q_m - n0q_m);
  13. end
  1. `timescale 1 ps / 1ps
  2.  
  3. module dvi_encoder (
  4.   input            clkin,    // pixel clock input
  5.   input            rstin,    // async. reset input (active high)
  6.   input      [7:0] din,      // data inputs: expect registered
  7.   input            c0,       // c0 input
  8.   input            c1,       // c1 input
  9.   input            de,       // de input
  10.   output reg [9:0] dout      // data outputs
  11. );
  12.  
  13.  
  14. // Counting number of 1s and 0s for each incoming pixel
  15. // component. Pipe line the result.
  16. // Register Data Input so it matches the pipe lined adder
  17. // output
  18.  
  19. reg [3:0] n1d; //number of 1s in din
  20. reg [7:0] din_q;
  21.  
  22. //计算像素数据中“1”的个数
  23. always @ (posedge clkin) begin
  24.   n1d <=#1 din[0] + din[1] + din[2] + din[3] + din[4] + din[5] + din[6] + din[7];
  25.  
  26.   din_q <=#1 din;
  27. end
  28.  
  29. ///
  30. // Stage 1: 8 bit -> 9 bit
  31. // Refer to DVI 1.0 Specification, page 29, Figure 3-5
  32. ///
  33. wire decision1;
  34.  
  35. assign decision1 = (n1d > 4'h4) | ((n1d == 4'h4) & (din_q[0] == 1'b0));
  36.  
  37. wire [8:0] q_m;
  38. assign q_m[0] = din_q[0];
  39. assign q_m[1] = (decision1) ? (q_m[0] ^~ din_q[1]) : (q_m[0] ^ din_q[1]);
  40. assign q_m[2] = (decision1) ? (q_m[1] ^~ din_q[2]) : (q_m[1] ^ din_q[2]);
  41. assign q_m[3] = (decision1) ? (q_m[2] ^~ din_q[3]) : (q_m[2] ^ din_q[3]);
  42. assign q_m[4] = (decision1) ? (q_m[3] ^~ din_q[4]) : (q_m[3] ^ din_q[4]);
  43. assign q_m[5] = (decision1) ? (q_m[4] ^~ din_q[5]) : (q_m[4] ^ din_q[5]);
  44. assign q_m[6] = (decision1) ? (q_m[5] ^~ din_q[6]) : (q_m[5] ^ din_q[6]);
  45. assign q_m[7] = (decision1) ? (q_m[6] ^~ din_q[7]) : (q_m[6] ^ din_q[7]);
  46. assign q_m[8] = (decision1) ? 1'b0 : 1'b1;
  47.  
  48. /
  49. // Stage 2: 9 bit -> 10 bit
  50. // Refer to DVI 1.0 Specification, page 29, Figure 3-5
  51. /
  52. reg [3:0] n1q_m, n0q_m; // number of 1s and 0s for q_m
  53. always @ (posedge clkin) begin
  54.   n1q_m  <=#1 q_m[0] + q_m[1] + q_m[2] + q_m[3] + q_m[4] + q_m[5] + q_m[6] + q_m[7];
  55.   n0q_m  <=#1 4'h8 - (q_m[0] + q_m[1] + q_m[2] + q_m[3] + q_m[4] + q_m[5] + q_m[6] + q_m[7]);
  56. end
  57.  
  58. parameter CTRLTOKEN0 = 10'b1101010100;
  59. parameter CTRLTOKEN1 = 10'b0010101011;
  60. parameter CTRLTOKEN2 = 10'b0101010100;
  61. parameter CTRLTOKEN3 = 10'b1010101011;
  62.  
  63. reg [4:0] cnt; //disparity counter, MSB is the sign bit
  64. wire decision2, decision3;
  65.  
  66. assign decision2 = (cnt == 5'h0) | (n1q_m == n0q_m);
  67. /
  68. // [(cnt > 0) and (N1q_m > N0q_m)] or [(cnt < 0) and (N0q_m > N1q_m)]
  69. /
  70. assign decision3 = (~cnt[4] & (n1q_m > n0q_m)) | (cnt[4] & (n0q_m > n1q_m));
  71.  
  72.  
  73. // pipe line alignment
  74.  
  75. reg       de_q, de_reg;
  76. reg       c0_q, c1_q;
  77. reg       c0_reg, c1_reg;
  78. reg [8:0] q_m_reg;
  79.  
  80. always @ (posedge clkin) begin
  81.   de_q    <=#1 de;
  82.   de_reg  <=#1 de_q;
  83.   
  84.   c0_q    <=#1 c0;
  85.   c0_reg  <=#1 c0_q;
  86.   c1_q    <=#1 c1;
  87.   c1_reg  <=#1 c1_q;
  88.  
  89.   q_m_reg <=#1 q_m;
  90. end
  91.  
  92. ///
  93. // 10-bit out
  94. // disparity counter
  95. ///
  96. always @ (posedge clkin or posedge rstin) begin
  97.   if(rstin) begin
  98.     dout <= 10'h0;
  99.     cnt <= 5'h0;
  100.   end else begin
  101.     if (de_reg) begin
  102.       if(decision2) begin
  103.         dout[9]   <=#1 ~q_m_reg[8]; 
  104.         dout[8]   <=#1 q_m_reg[8]; 
  105.         dout[7:0] <=#1 (q_m_reg[8]) ? q_m_reg[7:0] : ~q_m_reg[7:0];
  106.  
  107.         cnt <=#1 (~q_m_reg[8]) ? (cnt + n0q_m - n1q_m) : (cnt + n1q_m - n0q_m);
  108.       end else begin
  109.         if(decision3) begin
  110.           dout[9]   <=#1 1'b1;
  111.           dout[8]   <=#1 q_m_reg[8];
  112.           dout[7:0] <=#1 ~q_m_reg[7:0];
  113.  
  114.           cnt <=#1 cnt + {q_m_reg[8], 1'b0} + (n0q_m - n1q_m);
  115.         end else begin
  116.           dout[9]   <=#1 1'b0;
  117.           dout[8]   <=#1 q_m_reg[8];
  118.           dout[7:0] <=#1 q_m_reg[7:0];
  119.  
  120.           cnt <=#1 cnt - {~q_m_reg[8], 1'b0} + (n1q_m - n0q_m);
  121.         end
  122.       end
  123.     end else begin
  124.       case ({c1_reg, c0_reg})
  125.         2'b00:   dout <=#1 CTRLTOKEN0;
  126.         2'b01:   dout <=#1 CTRLTOKEN1;
  127.         2'b10:   dout <=#1 CTRLTOKEN2;
  128.         default: dout <=#1 CTRLTOKEN3;
  129.       endcase
  130.  
  131.       cnt <=#1 5'h0;
  132.     end
  133.   end
  134. end
  135.   
  136. endmodule

2.4 serializer_10_to_1

        例化了两个原语，一个作为主模式使用，一个作为从模式使用。因为一个OSERDESE2最多使用8bit的数据，所以要有两个OSERDESE模块级联来使用。DDR是指双边沿的数据采样，所以只要5倍时钟就可以。DATA_WIDTH并转串数据的位宽，所以这里设计成10bit的数据就行。TRISTATE_WIDTH是指三态的位宽，因为本节不使用，所以位宽设置为1。从模式的SHIFTOUT1和SHIFTOUT2连接到了主模式的SHIFTIN1和SHIFTIN2。作用就是把10bit的数据转成1bit的数据输出出去，输出为serial_data_out。

  1. `timescale 1ns / 1ps
  2.  
  3. module serializer_10_to_1(
  4.     input           reset,              // 复位,高有效
  5.     input           paralell_clk,       // 输入并行数据时钟
  6.     input           serial_clk_5x,      // 输入串行数据时钟
  7.     input   [9:0]   paralell_data,      // 输入并行数据
  8.  
  9.     output 			serial_data_out     // 输出串行数据
  10.     );
  11.     
  12. //wire define
  13. wire		cascade1;     //用于两个OSERDESE2级联的信号
  14. wire		cascade2;
  15.   
  16. //*****************************************************
  17. //**                    main code
  18. //***************************************************** 
  19.     
  20. //例化OSERDESE2原语，实现并串转换,Master模式
  21. OSERDESE2 #(
  22.     .DATA_RATE_OQ   ("DDR"),       // 设置双倍数据速率
  23.     .DATA_RATE_TQ   ("SDR"),       // DDR, BUF, SDR
  24.     .DATA_WIDTH     (10),           // 输入的并行数据宽度为10bit
  25.     .SERDES_MODE    ("MASTER"),    // 设置为Master，用于10bit宽度扩展
  26.     .TBYTE_CTL      ("FALSE"),     // Enable tristate byte operation (FALSE, TRUE)
  27.     .TBYTE_SRC      ("FALSE"),     // Tristate byte source (FALSE, TRUE)
  28.     .TRISTATE_WIDTH (1)             // 3-state converter width (1,4)
  29. )
  30. OSERDESE2_Master (
  31.     .CLK        (serial_clk_5x),    // 串行数据时钟,5倍时钟频率
  32.     .CLKDIV     (paralell_clk),     // 并行数据时钟
  33.     .RST        (reset),            // 1-bit input: Reset
  34.     .OCE        (1'b1),             // 1-bit input: Output data clock enable
  35.     
  36.     .OQ         (serial_data_out),  // 串行输出数据
  37.     
  38.     .D1         (paralell_data[0]), // D1 - D8: 并行数据输入
  39.     .D2         (paralell_data[1]),
  40.     .D3         (paralell_data[2]),
  41.     .D4         (paralell_data[3]),
  42.     .D5         (paralell_data[4]),
  43.     .D6         (paralell_data[5]),
  44.     .D7         (paralell_data[6]),
  45.     .D8         (paralell_data[7]),
  46.    
  47.     .SHIFTIN1   (cascade1),         // SHIFTIN1 用于位宽扩展
  48.     .SHIFTIN2   (cascade2),         // SHIFTIN2
  49.     .SHIFTOUT1  (),                 // SHIFTOUT1: 用于位宽扩展
  50.     .SHIFTOUT2  (),                 // SHIFTOUT2
  51.         
  52.     .OFB        (),                 // 以下是未使用信号
  53.     .T1         (1'b0),             
  54.     .T2         (1'b0),
  55.     .T3         (1'b0),
  56.     .T4         (1'b0),
  57.     .TBYTEIN    (1'b0),             
  58.     .TCE        (1'b0),             
  59.     .TBYTEOUT   (),                 
  60.     .TFB        (),                 
  61.     .TQ         ()                  
  62. );
  63.    
  64. //例化OSERDESE2原语，实现并串转换,Slave模式
  65. OSERDESE2 #(
  66.     .DATA_RATE_OQ   ("DDR"),       // 设置双倍数据速率
  67.     .DATA_RATE_TQ   ("SDR"),       // DDR, BUF, SDR
  68.     .DATA_WIDTH     (10),           // 输入的并行数据宽度为10bit
  69.     .SERDES_MODE    ("SLAVE"),     // 设置为Slave，用于10bit宽度扩展
  70.     .TBYTE_CTL      ("FALSE"),     // Enable tristate byte operation (FALSE, TRUE)
  71.     .TBYTE_SRC      ("FALSE"),     // Tristate byte source (FALSE, TRUE)
  72.     .TRISTATE_WIDTH (1)             // 3-state converter width (1,4)
  73. )
  74. OSERDESE2_Slave (
  75.     .CLK        (serial_clk_5x),    // 串行数据时钟,5倍时钟频率
  76.     .CLKDIV     (paralell_clk),     // 并行数据时钟
  77.     .RST        (reset),            // 1-bit input: Reset
  78.     .OCE        (1'b1),             // 1-bit input: Output data clock enable
  79.     
  80.     .OQ         (),                 // 串行输出数据
  81.     
  82.     .D1         (1'b0),             // D1 - D8: 并行数据输入
  83.     .D2         (1'b0),
  84.     .D3         (paralell_data[8]),
  85.     .D4         (paralell_data[9]),
  86.     .D5         (1'b0),
  87.     .D6         (1'b0),
  88.     .D7         (1'b0),
  89.     .D8         (1'b0),
  90.    
  91.     .SHIFTIN1   (),                 // SHIFTIN1 用于位宽扩展
  92.     .SHIFTIN2   (),                 // SHIFTIN2
  93.     .SHIFTOUT1  (cascade1),         // SHIFTOUT1: 用于位宽扩展
  94.     .SHIFTOUT2  (cascade2),         // SHIFTOUT2
  95.         
  96.     .OFB        (),                 // 以下是未使用信号
  97.     .T1         (1'b0),             
  98.     .T2         (1'b0),
  99.     .T3         (1'b0),
  100.     .T4         (1'b0),
  101.     .TBYTEIN    (1'b0),             
  102.     .TCE        (1'b0),             
  103.     .TBYTEOUT   (),                 
  104.     .TFB        (),                 
  105.     .TQ         ()                  
  106. );  
  107.         
  108. endmodule

2.5 dvi_transmitter_top

        这里使用的是OBUFDS原语，然后产生tmds_data_p的差分信号，差分信号最终接到顶层模块的端口，通过顶层，通过FPGA的IO引脚，连接到HDMI显示屏。

  1. module dvi_transmitter_top(
  2.     input        pclk,           // pixel clock
  3.     input        pclk_x5,        // pixel clock x5
  4.     input        reset_n,        // reset
  5.     
  6.     input [23:0] video_din,      // RGB888 video in
  7.     input        video_hsync,    // hsync data
  8.     input        video_vsync,    // vsync data
  9.     input        video_de,       // data enable
  10.     
  11.     output       tmds_clk_p,    // TMDS 时钟通道
  12.     output       tmds_clk_n,
  13.     output [2:0] tmds_data_p,   // TMDS 数据通道
  14.     output [2:0] tmds_data_n,
  15.     output       tmds_oen       // TMDS 输出使能
  16.     );
  17.     
  18. //wire define    
  19. wire        reset;
  20.     
  21. //并行数据
  22. wire [9:0]  red_10bit;
  23. wire [9:0]  green_10bit;
  24. wire [9:0]  blue_10bit;
  25. wire [9:0]  clk_10bit;  
  26.   
  27. //串行数据
  28. wire [2:0]  tmds_data_serial;
  29. wire        tmds_clk_serial;
  30.  
  31. //*****************************************************
  32. //**                    main code
  33. //***************************************************** 
  34. assign tmds_oen = 1'b1;  
  35. assign clk_10bit = 10'b1111100000;
  36.  
  37. //异步复位，同步释放
  38. asyn_rst_syn reset_syn(
  39.     .reset_n    (reset_n),
  40.     .clk        (pclk),
  41.     
  42.     .syn_reset  (reset)    //高有效
  43.     );
  44.   
  45. //对三个颜色通道进行编码
  46. dvi_encoder encoder_b (
  47.     .clkin      (pclk),
  48.     .rstin	    (reset),
  49.     
  50.     .din        (video_din[7:0]),
  51.     .c0			(video_hsync),
  52.     .c1			(video_vsync),
  53.     .de			(video_de),
  54.     .dout		(blue_10bit)
  55.     ) ;
  56.  
  57. dvi_encoder encoder_g (
  58.     .clkin      (pclk),
  59.     .rstin	    (reset),
  60.     
  61.     .din		(video_din[15:8]),
  62.     .c0			(1'b0),
  63.     .c1			(1'b0),
  64.     .de			(video_de),
  65.     .dout		(green_10bit)
  66.     ) ;
  67.     
  68. dvi_encoder encoder_r (
  69.     .clkin      (pclk),
  70.     .rstin	    (reset),
  71.     
  72.     .din		(video_din[23:16]),
  73.     .c0			(1'b0),
  74.     .c1			(1'b0),
  75.     .de			(video_de),
  76.     .dout		(red_10bit)
  77.     ) ;
  78.     
  79. //对编码后的数据进行并串转换
  80. serializer_10_to_1 serializer_b(
  81.     .reset              (reset),                // 复位,高有效
  82.     .paralell_clk       (pclk),                 // 输入并行数据时钟
  83.     .serial_clk_5x      (pclk_x5),              // 输入串行数据时钟
  84.     .paralell_data      (blue_10bit),           // 输入并行数据
  85.  
  86.     .serial_data_out    (tmds_data_serial[0])   // 输出串行数据
  87.     );    
  88.     
  89. serializer_10_to_1 serializer_g(
  90.     .reset              (reset),
  91.     .paralell_clk       (pclk),
  92.     .serial_clk_5x      (pclk_x5),
  93.     .paralell_data      (green_10bit),
  94.  
  95.     .serial_data_out    (tmds_data_serial[1])
  96.     );
  97.     
  98. serializer_10_to_1 serializer_r(
  99.     .reset              (reset),
  100.     .paralell_clk       (pclk),
  101.     .serial_clk_5x      (pclk_x5),
  102.     .paralell_data      (red_10bit),
  103.  
  104.     .serial_data_out    (tmds_data_serial[2])
  105.     );
  106.             
  107. serializer_10_to_1 serializer_clk(
  108.     .reset              (reset),
  109.     .paralell_clk       (pclk),
  110.     .serial_clk_5x      (pclk_x5),
  111.     .paralell_data      (clk_10bit),
  112.  
  113.     .serial_data_out    (tmds_clk_serial)
  114.     );
  115.     
  116. //转换差分信号  
  117. OBUFDS #(
  118.     .IOSTANDARD         ("TMDS_33")    // I/O电平标准为TMDS
  119. ) TMDS0 (
  120.     .I                  (tmds_data_serial[0]),
  121.     .O                  (tmds_data_p[0]),
  122.     .OB                 (tmds_data_n[0]) 
  123. );
  124.  
  125. OBUFDS #(
  126.     .IOSTANDARD         ("TMDS_33")    // I/O电平标准为TMDS
  127. ) TMDS1 (
  128.     .I                  (tmds_data_serial[1]),
  129.     .O                  (tmds_data_p[1]),
  130.     .OB                 (tmds_data_n[1]) 
  131. );
  132.  
  133. OBUFDS #(
  134.     .IOSTANDARD         ("TMDS_33")    // I/O电平标准为TMDS
  135. ) TMDS2 (
  136.     .I                  (tmds_data_serial[2]), 
  137.     .O                  (tmds_data_p[2]), 
  138.     .OB                 (tmds_data_n[2])  
  139. );
  140.  
  141. OBUFDS #(
  142.     .IOSTANDARD         ("TMDS_33")    // I/O电平标准为TMDS
  143. ) TMDS3 (
  144.     .I                  (tmds_clk_serial), 
  145.     .O                  (tmds_clk_p),
  146.     .OB                 (tmds_clk_n) 
  147. );
  148.   
  149. endmodule

2.6 asyn_rst_syn

        因为一个FPGA芯片中，每个模块之间传输有距离，导致传输过程中会有延迟。该模块作用是将复位信号进行同步释放，就可以同时进入工作状态。

  1. module asyn_rst_syn(
  2.     input clk,          //目的时钟域
  3.     input reset_n,      //异步复位，低有效
  4.     
  5.     output syn_reset    //高有效
  6.     );
  7.     
  8. //reg define
  9. reg reset_1;
  10. reg reset_2;
  11.     
  12. //*****************************************************
  13. //**                    main code
  14. //***************************************************** 
  15. assign syn_reset  = reset_2;
  16.     
  17. //对异步复位信号进行同步释放，并转换成高有效
  18. always @ (posedge clk or negedge reset_n) begin
  19.     if(!reset_n) begin
  20.         reset_1 <= 1'b1;
  21.         reset_2 <= 1'b1;
  22.     end
  23.     else begin
  24.         reset_1 <= 1'b0;
  25.         reset_2 <= reset_1;
  26.     end
  27. end
  28.     
  29. endmodule

2.7 hdmi_colorbar_top

        调用了锁相环PLL、视频显示驱动。视频显示、HDMI驱动等模块。

  1. module  hdmi_colorbar_top(
  2.     input        sys_clk,
  3.     input        sys_rst_n,
  4.     
  5.     output       tmds_clk_p,    // TMDS 时钟通道
  6.     output       tmds_clk_n,
  7.     output [2:0] tmds_data_p,   // TMDS 数据通道
  8.     output [2:0] tmds_data_n
  9. );
  10.  
  11. //wire define
  12. wire          pixel_clk;
  13. wire          pixel_clk_5x;
  14. wire          clk_locked;
  15.  
  16. wire  [10:0]  pixel_xpos_w;
  17. wire  [10:0]  pixel_ypos_w;
  18. wire  [23:0]  pixel_data_w;
  19.  
  20. wire          video_hs;
  21. wire          video_vs;
  22. wire          video_de;
  23. wire  [23:0]  video_rgb;
  24.  
  25. //*****************************************************
  26. //**                    main code
  27. //*****************************************************
  28.  
  29. //例化MMCM/PLL IP核
  30. clk_wiz_0  clk_wiz_0(
  31.     .clk_in1        (sys_clk),
  32.     .clk_out1       (pixel_clk),        //像素时钟
  33.     .clk_out2       (pixel_clk_5x),     //5倍像素时钟
  34.     
  35.     .reset          (~sys_rst_n), 
  36.     .locked         (clk_locked)
  37. );
  38.  
  39. //例化视频显示驱动模块
  40. video_driver  u_video_driver(
  41.     .pixel_clk      ( pixel_clk ),
  42.     .sys_rst_n      ( sys_rst_n ),
  43.  
  44.     .video_hs       ( video_hs ),
  45.     .video_vs       ( video_vs ),
  46.     .video_de       ( video_de ),
  47.     .video_rgb      ( video_rgb ),
  48. 	.data_req		(),
  49.  
  50.     .pixel_xpos     ( pixel_xpos_w ),
  51.     .pixel_ypos     ( pixel_ypos_w ),
  52. 	.pixel_data     ( pixel_data_w )
  53. );
  54.  
  55. //例化视频显示模块
  56. video_display  u_video_display(
  57.     .pixel_clk      (pixel_clk),
  58.     .sys_rst_n      (sys_rst_n),
  59.  
  60.     .pixel_xpos     (pixel_xpos_w),
  61.     .pixel_ypos     (pixel_ypos_w),
  62.     .pixel_data     (pixel_data_w)
  63.     );
  64.  
  65. //例化HDMI驱动模块
  66. dvi_transmitter_top u_rgb2dvi_0(
  67.     .pclk           (pixel_clk),
  68.     .pclk_x5        (pixel_clk_5x),
  69.     .reset_n        (sys_rst_n & clk_locked),
  70.                 
  71.     .video_din      (video_rgb),
  72.     .video_hsync    (video_hs), 
  73.     .video_vsync    (video_vs),
  74.     .video_de       (video_de),
  75.                 
  76.     .tmds_clk_p     (tmds_clk_p),
  77.     .tmds_clk_n     (tmds_clk_n),
  78.     .tmds_data_p    (tmds_data_p),
  79.     .tmds_data_n    (tmds_data_n), 
  80.     .tmds_oen       ()                        //预留的端口，本次实验未用到
  81.     );
  82.  
  83. endmodule

参考内容

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