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奇偶分频器（简介和Verilog实现）_奇数分频器

作者：小蓝xlanll | 2024-05-01 13:43:07

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奇数分频器

偶数分频

级联触发器实现2^n偶数分频

采用触发器加反相器，可以构成简单的2分频电路，以这个基本单元进行级联就可以实现4 ，8 ，16 ，2^n 分频

Verilog实现

  1. module even_fre_div1(               //偶数分频级联
  2.     input clk ,
  3.     input rst_n ,
  4.     output wire clk_div2 ,
  5.     output wire clk_div4 ,
  6.     output wire clk_div8 ,
  7. );
  8. reg clk_div2_t ;
  9. reg clk_div4_t ;
  10. reg clk_div8_t ;
  11.  
  12.  
  13. //div2
  14. always @(posedge clk or negedge rst_n) begin
  15.     if(!rst_n)
  16.     clk_div2_t <= 1'b0;
  17.     else 
  18.     clk_div2_t <= ~clk_div2_t ;  
  19. end
  21. //
  22. always @(posedge clk or negedge rst_n) begin
  23.     if(!rst_n)
  24.     clk_div4_t <= 1'b0;
  25.     else 
  26.     clk_div4_t <= ~clk_div4_t;
  27. end
  28.  
  29. //
  30. always @(posedge clk or negedge rst_n) begin
  31.     if(!rst_n)
  32.     clk_div8_t <= 1'b0;
  33.     else 
  34.     clk_div8_t <= ~clk_div8_t ;   
  35. end
  37. //
  38. assign clk_div2 = clk_div2_t ;
  39. assign clk_div4 = clk_div4_t ;
  40. assign clk_div8 = clk_div8_t ;
  44. endmodule

 计数器实现2n偶数分频

  1. module even_fre_div2 #(
  2.     parameter div_2n = 12 
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output clk_div2n 
  7. );
  8.  
  9. reg [3:0] cnt ;
  10. reg clk_div2n_t ;
  11.  
  12. //cnt 
  13. always @(posedge clk ,negedge rst_n) begin
  14.     if(!rst_n)
  15.         cnt<= 1'b0;
  16.     else if(cnt==div_2n/2 - 1)begin
  17.         cnt <= 1'b0;
  18.     end 
  19.     else 
  20.     cnt <= cnt+1'b1 ;  
  21. end
  23. //out_clk 
  24. always @(posedge clk ,negedge rst_n) begin
  25.     if(!rst_n)
  26.     clk_div2n_t <= 1'b0;
  27.     else if(cnt==div_2n/2 - 1)
  28.     clk_div2n_t <= ~clk_div2n_t;
  29.     else 
  30.     clk_div2n_t <= clk_div2n_t ;
  31.  
  32. end
  33. assign clk_div2n = clk_div2n_t ;
  34.  
  35. endmodule

 奇数分频

相较于偶数分频，奇数分频知识点稍微多一些，有占空比50%和非50% ，占空比50%又是最长考的知识点，有相与，相或，相异或三种

奇数分频还涉及到双边计数器

奇数分频，占空比50% 

OR操作，2N+1奇数分频

 单计数器实现，只在上升沿计数，在上升沿和下降沿采用输出高低电平

  1. module odd_fre_or_div1 #(
  2.     parameter DIV_CLK     = 9
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output wire clk_div_odd 
  7. );
  8.  
  9. reg [3:0] cnt ;
  10. reg clkp_odd_r ;
  11. reg clkn_odd_r ;
  12.  
  13. //cnt 
  14. always @(posedge clk ,negedge rst_n) begin
  15.     if(!rst_n)
  16.         cnt <= 1'b0;
  17.     else if(cnt==DIV_CLK - 1)
  18.     begin 
  19.         cnt <= 1'b0 ;
  20.     end 
  21.     else 
  22.         cnt <= cnt +1'b1 ;
  23. end
  25. //posedge clk_div 
  27. always @( posedge clk ,negedge rst_n) begin
  28.     if(!rst_n)
  29.     clkp_odd_r <= 1'b0;
  30.     else if(cnt== (DIV_CLK>>1) - 1)
  31.     clkp_odd_r <= 1'b0;
  32.     else if(cnt==DIV_CLK -1)
  33.     clkp_odd_r <= 1'b1;
  34.     else 
  35.     clkp_odd_r <= clkp_odd_r ;
  36.  
  37.     
  38. end
  39.  
  40. //negedge clk_div
  41. always @( posedge clk ,negedge rst_n) begin
  42.     if(!rst_n)
  43.     clkn_odd_r <= 1'b0;
  44.     else if(cnt== (DIV_CLK>>1) - 1)
  45.     clkn_odd_r <= 1'b0;
  46.     else if(cnt==DIV_CLK -1)
  47.     clkn_odd_r <= 1'b1;
  48.     else 
  49.     clkn_odd_r <= clkn_odd_r ;
  51.     
  52. end
  54. //or 
  56. assign clk_div_odd = clkp_odd_r | clkn_odd_r ;
  58. endmodule

双计数器实现

在上升沿和下降沿计数，在上升沿和下降沿采用输出高低电平

  1. module odd_fre_or_div2 #(
  2.     parameter DIV_CLK     = 9
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output wire clk_div_odd 
  7. );
  8.  
  9. reg [3:0] cnt_n ;
  10. reg [3:0] cnt_p ;
  11.  
  12.  
  13. reg clkp_odd_r ;
  14. reg clkn_odd_r ;
  15.  
  16. //pos cnt 
  17. always @(posedge clk ,negedge rst_n) begin
  18.     if(!rst_n)
  19.         cnt_p <= 1'b0;
  20.     else if(cnt_p==DIV_CLK - 1)
  21.     begin 
  22.         cnt_p <= 1'b0 ;
  23.     end 
  24.     else 
  25.         cnt_p <= cnt_p +1'b1 ;
  26. end
  27. //neg cnt 
  28. always @(posedge clk ,negedge rst_n) begin
  29.     if(!rst_n)
  30.         cnt_n <= 1'b0;
  31.     else if(cnt_n == DIV_CLK - 1)
  32.     begin 
  33.         cnt_n <= 1'b0 ;
  34.     end 
  35.     else 
  36.         cnt_n <= cnt_n +1'b1 ;
  37. end
  38.  
  39. //posedge clk_div 
  40.  
  41. always @( posedge clk ,negedge rst_n) begin
  42.     if(!rst_n)
  43.     clkp_odd_r <= 1'b0;
  44.     else if(cnt_p == (DIV_CLK>>1) - 1)
  45.     clkp_odd_r <= 1'b0;
  46.     else if(cnt_p == DIV_CLK -1)
  47.     clkp_odd_r <= 1'b1;
  48.     else 
  49.     clkp_odd_r <= clkp_odd_r ;
  51.     
  52. end
  54. //negedge clk_div
  55. always @( posedge clk ,negedge rst_n) begin
  56.     if(!rst_n)
  57.     clkn_odd_r <= 1'b0;
  58.     else if(cnt_n == (DIV_CLK>>1) - 1)
  59.     clkn_odd_r <= 1'b0;
  60.     else if(cnt_n == DIV_CLK -1)
  61.     clkn_odd_r <= 1'b1;
  62.     else 
  63.     clkn_odd_r <= clkn_odd_r ;
  64.  
  65.     
  66. end
  67.  
  68. //or 
  69.  
  70. assign clk_div_odd = clkp_odd_r | clkn_odd_r ;
  71.  
  72. endmodule

AND操作 2N+1计数分频

 单计数器实现

只在上升沿计数，在上升沿和下降沿采用输出高低电平

  1. module odd_fre_or_div3 #(
  2.     parameter DIV_CLK     = 9
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output wire clk_div_odd 
  7. );
  8.  
  9. reg [3:0] cnt_p ;
  10.  
  11.  
  12. reg clkp_odd_r ;
  13. reg clkn_odd_r ;
  14.  
  15. //pos cnt 
  16. always @(posedge clk ,negedge rst_n) begin
  17.     if(!rst_n)
  18.         cnt_p <= 1'b0;
  19.     else if(cnt_p==DIV_CLK - 1)
  20.     begin 
  21.         cnt_p <= 1'b0 ;
  22.     end 
  23.     else 
  24.         cnt_p <= cnt_p +1'b1 ;
  25. end
  27. //posedge clk_div 
  29. always @( posedge clk ,negedge rst_n) begin
  30.     if(!rst_n)
  31.     clkp_odd_r <= 1'b0;
  32.     else if(cnt_p == (DIV_CLK>>1) )
  33.     clkp_odd_r <= 1'b0;
  34.     else if(cnt_p == DIV_CLK -1)
  35.     clkp_odd_r <= 1'b1;
  36.     else 
  37.     clkp_odd_r <= clkp_odd_r ;
  38.  
  39.     
  40. end
  41.  
  42. //negedge clk_div
  43. always @( posedge clk ,negedge rst_n) begin
  44.     if(!rst_n)
  45.     clkn_odd_r <= 1'b0;
  46.     else if(cnt_p == (DIV_CLK>>1) )
  47.     clkn_odd_r <= 1'b0;
  48.     else if(cnt_p == DIV_CLK -1)
  49.     clkn_odd_r <= 1'b1;
  50.     else 
  51.     clkn_odd_r <= clkn_odd_r ;
  53.     
  54. end
  56. //and 
  58. assign clk_div_odd = clkp_odd_r && clkn_odd_r ;
  60. endmodule

双计数器实现

  1. module odd_fre_or_div4 #(
  2.     parameter DIV_CLK     = 9
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output wire clk_div_odd 
  7. );
  8.  
  9. reg [3:0] cnt_n ;
  10. reg [3:0] cnt_p ;
  11.  
  12.  
  13. reg clkp_odd_r ;
  14. reg clkn_odd_r ;
  15.  
  16. //pos cnt 
  17. always @(posedge clk ,negedge rst_n) begin
  18.     if(!rst_n)
  19.         cnt_p <= 1'b0;
  20.     else if(cnt_p==DIV_CLK - 1)
  21.     begin 
  22.         cnt_p <= 1'b0 ;
  23.     end 
  24.     else 
  25.         cnt_p <= cnt_p +1'b1 ;
  26. end
  27. //neg cnt 
  28. always @(posedge clk ,negedge rst_n) begin
  29.     if(!rst_n)
  30.         cnt_n <= 1'b0;
  31.     else if(cnt_n == DIV_CLK - 1)
  32.     begin 
  33.         cnt_n <= 1'b0 ;
  34.     end 
  35.     else 
  36.         cnt_n <= cnt_n +1'b1 ;
  37. end
  38.  
  39. //posedge clk_div 
  40.  
  41. always @( posedge clk ,negedge rst_n) begin
  42.     if(!rst_n)
  43.     clkp_odd_r <= 1'b0;
  44.     else if(cnt_p == (DIV_CLK>>1) )
  45.     clkp_odd_r <= 1'b0;
  46.     else if(cnt_p == DIV_CLK -1)
  47.     clkp_odd_r <= 1'b1;
  48.     else 
  49.     clkp_odd_r <= clkp_odd_r ;
  51.     
  52. end
  54. //negedge clk_div
  55. always @( posedge clk ,negedge rst_n) begin
  56.     if(!rst_n)
  57.     clkn_odd_r <= 1'b0;
  58.     else if(cnt_n == (DIV_CLK>>1) )
  59.     clkn_odd_r <= 1'b0;
  60.     else if(cnt_n == DIV_CLK -1)
  61.     clkn_odd_r <= 1'b1;
  62.     else 
  63.     clkn_odd_r <= clkn_odd_r ;
  64.  
  65.     
  66. end
  67.  
  68. //and  
  69.  
  70. assign clk_div_odd = clkp_odd_r && clkn_odd_r ;
  71.  
  72. endmodule

XOP操作，2N+1奇数分频

  1. module odd_fre_xor_div #(
  2.     parameter DIV_CLK     = 9
  3. )(
  4.     input clk ,
  5.     input rst_n ,
  6.     output wire clk_div_odd 
  7. );
  8.  
  9. reg [3:0] cnt ;
  10. reg clkp_odd_r ;
  11. reg clkn_odd_r ;
  12.  
  13. //cnt 
  14. always @(posedge clk ,negedge rst_n) begin
  15.     if(!rst_n)
  16.         cnt <= 1'b0;
  17.     else if(cnt==DIV_CLK - 1)
  18.     begin 
  19.         cnt <= 1'b0 ;
  20.     end 
  21.     else 
  22.         cnt <= cnt +1'b1 ;
  23. end
  25. //posedge clk_div 
  27. always @( posedge clk ,negedge rst_n) begin
  28.     if(!rst_n)
  29.     clkp_odd_r <= 1'b0;
  30.     else if(cnt== (DIV_CLK-1)
  31.     clkp_odd_r <= ~clkp_odd_r;
  32.    
  33.     else 
  34.     clkp_odd_r <= clkp_odd_r ;
  35.  
  36.     
  37. end
  38.  
  39. //negedge clk_div
  40. always @( posedge clk ,negedge rst_n) begin
  41.     if(!rst_n)
  42.     clkn_odd_r <= 1'b0;
  43.     else if(cnt== (DIV_CLK >>1)
  44.     clkn_odd_r <= ~clkn_odd_r;
  45.     else 
  46.     clkn_odd_r <= clkn_odd_r ;
  48.     
  49. end
  51. //xor 
  53. assign clk_div_odd = clkp_odd_r ^ clkn_odd_r ;
  55. endmodule

奇数分频，占空比非50%

 画出本题目的时序图，如图，可以发现，假如Clock是输入的时钟信号，Clock2是输出的50%占空比的三分频信号，那么对于计数器，Clock2实现的操作是：当采样边沿每次遇到count=0的时候进行翻转，每次遇到1的时候再次完成翻转，根据此，加上复位信号，我们即可完成RTL代码。

非50%占空比的三分频电路
  1. module f3(clk, rst_n,clk2);
  2.  
  3. input clk;
  4. input rst_n;
  5. output clk2;
  6.  
  7. reg       clk2_r;
  8. assign    clk2 = clk2_r;
  9.  
  10. reg [2:0] count;
  11. parameter N = 3;
  12.  
  13.  
  14. always@(posedge clk or negedge rst_n)
  15. begin
  16. if(!rst_n || count == N-1)
  17. count <= 3'd0;
  18. else
  19. count <= count +1'd1;
  20. end
  21.  
  22. always@(posedge clk or negedge rst_n)
  23. begin
  24. if(!rst_n)
  25. clk2_r <= 3'd0;
  26. else if (count == 3'd0 || count == 3'd1)
  27. clk2_r <= !clk2_r;
  28. else
  29. clk2_r <= clk2_r;
  30. end
  31. endmodule

 这里只需要修改N的值，即可改变分频，如N=5，同时改变count的位宽，即可实现五分频，以此类推，即可实现不要求占空比的任意分频电路

小数分频

小数分频不能精确到控制占空比，也没办法控制到精确的小数分频，而是平均频率的小数倍，小数分频涉及到奇数分频，偶数分频以及平均分布的方法

 

关键点：

完成奇偶分频，确定好分频的次数

确定分频次数后，要合理安排分频的顺序，确保平均

 Verilog实现

  1. // -----------------------------------------------------------------------------
  2. // Copyright (c) 2014-2022 All rights reserved
  3. // -----------------------------------------------------------------------------
  4. // Author : HFUT904  1320343336@qq.com
  5. // File   : fre_fractional-n.v
  6. // Create : 2022-11-08 14:45:45
  7. // Revise : 2022-11-08 14:45:45
  8. // Editor : HFUT Integrated Circuit Design & Research Center
  9. // Verdion: v1.0
  10. // Description: 小数分频  8.4倍小数
  11. // -----------------------------------------------------------------------------
  12.  
  13. module fre_fractional-n (	
  14.   #(
  15.    parameter            SOURCE_NUM = 84 , 		//Sorce clocks
  16.    parameter            DEST_NUM   = 10  		//div nums 	 		8.4 
  17.    )
  18.    (
  19.     input               rstn 			,	//Asynchronous reset active low
  20.     input               clk 			,	//Source Clock
  21.     output              clk_frac 			//fractional frequency division
  22.     );
  23.  
  24.    parameter            SOURCE_DIV = SOURCE_NUM/DEST_NUM ; 				//8-divisor
  25.    parameter            DEST_DIV   = SOURCE_DIV + 1; 					//9-divisor
  26.    parameter            DIFF_ACC   = SOURCE_NUM - SOURCE_DIV*DEST_NUM ;
  27.  
  28.  
  29.    //reg
  30.    reg [3:0]            cnt_end_r 	;
  31.    reg [3:0]            main_cnt 	;
  32.    reg                  clk_frac_r 	;
  33.    wire         		diff_cnt_en	;
  34.    //difference counter
  35.    reg [4:0]            diff_cnt_r 	;
  36.    wire [4:0]           diff_cnt 	;
  37.  
  38.    //main_cnt
  39.    always @(posedge clk or negedge rstn) begin
  40.       if (!rstn) begin
  41.          main_cnt    <= 'b0 ;
  42.          clk_frac_r  <= 1'b0 ;
  43.       end
  44.       else if (main_cnt == cnt_end_r) begin
  45.          main_cnt    <= 'b0 ;
  46.          clk_frac_r  <= 1'b1 ;
  47.       end
  48.       else begin
  49.          main_cnt    <= main_cnt + 1'b1 ;
  50.          clk_frac_r  <= 1'b0 ;
  51.       end
  52.    end
  53.  
  54.    //diff_cnt
  55.    always @(posedge clk or negedge rstn) begin
  56.       if (!rstn) begin
  57.          diff_cnt_r <= 0 ;
  58.       end
  59.       else if (diff_cnt_en) begin
  60.          diff_cnt_r <= diff_cnt ;
  61.       end
  62.    end
  63.  
  64.    // cnt_end
  65.    always @(posedge clk or negedge rstn) begin
  66.       if (!rstn) begin
  67.          cnt_end_r      <= SOURCE_DIV-1 ;
  68.       end
  69.       else if (diff_cnt >= 10) begin
  70.          cnt_end_r      <= DEST_DIV-1 ;
  71.       end
  72.       else begin
  73.          cnt_end_r      <= SOURCE_DIV-1 ;
  74.       end
  75.    end
  76.  
  77.    //assign
  78.    assign       clk_frac        = clk_frac_r ;
  79.  
  80.    assign       diff_cnt_en     = (main_cnt == cnt_end_r)?1'b1:1'b0 ;
  81.  
  82.  
  83.    assign      diff_cnt = diff_cnt_r >= DEST_NUM ?
  84.                                    (diff_cnt_r -10 + DIFF_ACC)
  85.                                    : (diff_cnt_r + DIFF_ACC) ;
  86.  
  87. endmodule
  88.

 总结：

偶数分频不考虑占空比，是理想的50%

奇数分频需要考虑占空比是否50%，要求使用双边沿逻辑

小数分频涉及到奇数和偶数分频

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