计组实验报告（1）_支持veriloghdl的工具及获取方法
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计算机与信息 学院实验报告
| 实验课程： | 计算机组成原理实验 | |
| 实验编号： | Project 1 | |
| 实验名称： | 实验一P1-Nexys 4 开发板使用 | |
| 实验人员： | ||
| 实验日期： | 2023——0831 | |
Xilinx Nexys 4开发板使用
一、实验目的
1. 学习Xilinx Vivado软件的使用。
2. 掌握Xilinx Nexys 4开发板开发方法。
3.了解Verilog HDL。
二、实验工具
1.Xilinx Vivado软件。
2. Xilinx Nexys 4开发板。
3.Windows系统PC机。
三、实验要求
1. 安装Xilinx Vivado
2.建立工程，编辑工程文件，进行编译、仿真，查看波形，进行分析综合，查看RTL视图和综合后逻辑原理图。记录操作步骤，剪贴操作界面。
3. 完成Xilinx Nexys 4开发板编程下载测试。
4. 提交与内容要求：
本次实验1人一组。
将实验报告文件连同实验文件（代码）压缩成： 【学号】 【姓名】 【实验一】.rar或zip等压缩文件，–如【1001】【张三】【实验一】.rar。然后上传至学习通平台。
四、实验内容
设计一个七段数码管显示模块，利用Xilinx Nexys 4开发板右侧四个七段数码管，显示学号的后4位数字。如某位同学学号为221160234，则需要显示的数字为0234。
注：本次项目的工程名为学号+P1：
例： 2021110982P1
【请给出步骤和截图】（一步一截图）
截图时请注意，需要全屏截图（务必截到窗口的项目名称与路径，并清晰展示文件内容）
正确截图示例：
错误截图示例：
1. Xilinx Vivado软件的安装与配置。
【请给出截图】
2. Xilinx Vivado软件的使用。
FPGA型号：xc7a100tcsg324-1
【请给出步骤和截图】
3. Xilinx Nexys 4开发板编程下载测试。
完成模块代码编写、测试激励文件(test bench)编写、仿真、综合RTL、引脚分配与约束、实现（implementation）、编程下载、烧录等实验过程，并给出步骤与截图
要求：仿真和最终下载结果，后四个七段数码管上显示结果为学号后四位
七段数码管的显示需完成下表：
| 七段数码管显示 （请替换为需要显示的4个数字） | A | B | C | D | E | F | G | DP |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
引脚约束文件格式参考：
| set_property PACKAGE_PIN E3 [get_ports 时钟信号名] //使用开发板时钟信号(100MHz) set_property PACKAGE_PIN 引脚名称 [get_ports 模块输入输出名称] //设置引脚与信号对应 set_property IOSTANDARD LVCMOS33 [get_ports模块输入输出名称] //设置引脚高电平为3.3V |
五、实验思考
1.什么是Verilog HDL?
【答】Verilog是硬件语言（HDL)，它的代码是描述的一个电路，让EDA软件理解实现，是一种人与EDA软件交流的语言。Verilog可以做设计输入，主要用来描述数字逻辑电路{包括小的模块(比如计数器，各种控制逻辑)，功能IP(比如视频编码，加密，信号处理，总线协议等)，芯片顶层连接等。}；也可以做仿真模型{包括标准单元(standardcell)，各种存储器(memory)，各种模拟IP(PLL，ADC, 各种PHY接口等)}还可以搭建Testbench现在的很多小芯片或者小团队使用verilog。可以用来编写FPGA程序，FPGA是一种可编程芯片，在工业应用中它主要体现在开发周期短，可以迅速推向市场，相比开发专用芯片要快的多，但缺点是价格贵。
2.到Xilinx公司的主页上查看Xilinx的其它支持Verilog HDL的工具，查找其获取方法。
【答】
3.到Altera公司的主页上查看支持Verilog HDL的工具，查找其获取方法。
【答】
4.Baidu搜索支持Verilog HDL的工具，查找其获取方法。
【答】Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。 结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。 数据流描述是指根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。通过观察是否使用assign赋值语句可以判断是否有数据流描述。 行为描述是指只注重实现的算法，不关心具体的硬件实现细节。这与C语言编程非常类似。通过观察是否使用initial 或always语句块可以判断是否有行为描述。 混合描述是指以上几种描述方法都存在的一种描述方式。具体在一个工程中，不可能只是用单独哪一种描述方式，一般都是各种描述方式的混合。 逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关系。逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。逻辑电路的行为描述侧重于电路的输入输出的因果关系（行为特性），即在何种输入条件下，产生何种输出（进行何种操作），并不关心电路的内部结构。EDA综合工具能自动将行为描述转换成电路结构，形成网表文件。当电路规模较大货时序关系较为复杂时，通常采用行为描述方式进行设计。 在数字电路设计中，寄存器传输级（RTL）描述在很多情况下时钟能够被逻辑综合工具接受的行为级和数据流级的混合描述。因此RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。并不是所有的行为级描述都可以被综合。同样是for语句，如果循环条件是常数，就是RTL的，如果是变量，就是行为级的。
计算机与信息 学院实验报告
| 实验课程： | 计算机组成原理实验 | |
| 实验编号： | Project 1 | |
| 实验名称： | 实验一P1-Nexys 4 开发板使用 | |
| 实验人员： | 学号 | 22111603003 |
| 姓名 | 王军晴 | |
| 班级 | 22计科2 | |
| 实验日期： | 2023——0831 | |
| 实验室： | 2#202 | |
Xilinx Nexys 4开发板使用
一、实验目的
1. 学习Xilinx Vivado软件的使用。
2. 掌握Xilinx Nexys 4开发板开发方法。
3.了解Verilog HDL。
二、实验工具
1.Xilinx Vivado软件。
2. Xilinx Nexys 4开发板。
3.Windows系统PC机。
三、实验要求
1. 安装Xilinx Vivado
2.建立工程，编辑工程文件，进行编译、仿真，查看波形，进行分析综合，查看RTL视图和综合后逻辑原理图。记录操作步骤，剪贴操作界面。
3. 完成Xilinx Nexys 4开发板编程下载测试。
4. 提交与内容要求：
本次实验1人一组。
将实验报告文件连同实验文件（代码）压缩成： 【学号】 【姓名】 【实验一】.rar或zip等压缩文件，–如【1001】【张三】【实验一】.rar。然后上传至学习通平台。
四、实验内容
设计一个七段数码管显示模块，利用Xilinx Nexys 4开发板右侧四个七段数码管，显示学号的后4位数字。如某位同学学号为221160234，则需要显示的数字为0234。
注：本次项目的工程名为学号+P1：
例： 2021110982P1
【请给出步骤和截图】（一步一截图）
截图时请注意，需要全屏截图（务必截到窗口的项目名称与路径，并清晰展示文件内容）
正确截图示例：
错误截图示例：
1. Xilinx Vivado软件的安装与配置。
【请给出截图】
2. Xilinx Vivado软件的使用。
FPGA型号：xc7a100tcsg324-1
【请给出步骤和截图】
3. Xilinx Nexys 4开发板编程下载测试。
完成模块代码编写、测试激励文件(test bench)编写、仿真、综合RTL、引脚分配与约束、实现（implementation）、编程下载、烧录等实验过程，并给出步骤与截图
要求：仿真和最终下载结果，后四个七段数码管上显示结果为学号后四位
七段数码管的显示需完成下表：
| 七段数码管显示 （请替换为需要显示的4个数字） | A | B | C | D | E | F | G | DP |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
引脚约束文件格式参考：
| set_property PACKAGE_PIN E3 [get_ports 时钟信号名] //使用开发板时钟信号(100MHz) set_property PACKAGE_PIN 引脚名称 [get_ports 模块输入输出名称] //设置引脚与信号对应 set_property IOSTANDARD LVCMOS33 [get_ports模块输入输出名称] //设置引脚高电平为3.3V |
五、实验思考
1.什么是Verilog HDL?
【答】Verilog是硬件语言（HDL)，它的代码是描述的一个电路，让EDA软件理解实现，是一种人与EDA软件交流的语言。Verilog可以做设计输入，主要用来描述数字逻辑电路{包括小的模块(比如计数器，各种控制逻辑)，功能IP(比如视频编码，加密，信号处理，总线协议等)，芯片顶层连接等。}；也可以做仿真模型{包括标准单元(standardcell)，各种存储器(memory)，各种模拟IP(PLL，ADC, 各种PHY接口等)}还可以搭建Testbench现在的很多小芯片或者小团队使用verilog。可以用来编写FPGA程序，FPGA是一种可编程芯片，在工业应用中它主要体现在开发周期短，可以迅速推向市场，相比开发专用芯片要快的多，但缺点是价格贵。
2.到Xilinx公司的主页上查看Xilinx的其它支持Verilog HDL的工具，查找其获取方法。
【答】
3.到Altera公司的主页上查看支持Verilog HDL的工具，查找其获取方法。
【答】
4.Baidu搜索支持Verilog HDL的工具，查找其获取方法。
【答】Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。 结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。 数据流描述是指根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。通过观察是否使用assign赋值语句可以判断是否有数据流描述。 行为描述是指只注重实现的算法，不关心具体的硬件实现细节。这与C语言编程非常类似。通过观察是否使用initial 或always语句块可以判断是否有行为描述。 混合描述是指以上几种描述方法都存在的一种描述方式。具体在一个工程中，不可能只是用单独哪一种描述方式，一般都是各种描述方式的混合。 逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关系。逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。逻辑电路的行为描述侧重于电路的输入输出的因果关系（行为特性），即在何种输入条件下，产生何种输出（进行何种操作），并不关心电路的内部结构。EDA综合工具能自动将行为描述转换成电路结构，形成网表文件。当电路规模较大货时序关系较为复杂时，通常采用行为描述方式进行设计。 在数字电路设计中，寄存器传输级（RTL）描述在很多情况下时钟能够被逻辑综合工具接受的行为级和数据流级的混合描述。因此RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。并不是所有的行为级描述都可以被综合。同样是for语句，如果循环条件是常数，就是RTL的，如果是变量，就是行为级的。
计算机与信息 学院实验报告
| 实验课程： | 计算机组成原理实验 | |
| 实验编号： | Project 1 | |
| 实验名称： | 实验一P1-Nexys 4 开发板使用 | |
| 实验人员： | 学号 | 22111603003 |
| 姓名 | 王军晴 | |
| 班级 | 22计科2 | |
| 实验日期： | 2023——0831 | |
| 实验室： | 2#202 | |
Xilinx Nexys 4开发板使用
一、实验目的
1. 学习Xilinx Vivado软件的使用。
2. 掌握Xilinx Nexys 4开发板开发方法。
3.了解Verilog HDL。
二、实验工具
1.Xilinx Vivado软件。
2. Xilinx Nexys 4开发板。
3.Windows系统PC机。
三、实验要求
1. 安装Xilinx Vivado
2.建立工程，编辑工程文件，进行编译、仿真，查看波形，进行分析综合，查看RTL视图和综合后逻辑原理图。记录操作步骤，剪贴操作界面。
3. 完成Xilinx Nexys 4开发板编程下载测试。
4. 提交与内容要求：
本次实验1人一组。
将实验报告文件连同实验文件（代码）压缩成： 【学号】 【姓名】 【实验一】.rar或zip等压缩文件，–如【1001】【张三】【实验一】.rar。然后上传至学习通平台。
四、实验内容
设计一个七段数码管显示模块，利用Xilinx Nexys 4开发板右侧四个七段数码管，显示学号的后4位数字。如某位同学学号为221160234，则需要显示的数字为0234。
注：本次项目的工程名为学号+P1：
例： 2021110982P1
【请给出步骤和截图】（一步一截图）
截图时请注意，需要全屏截图（务必截到窗口的项目名称与路径，并清晰展示文件内容）
正确截图示例：
错误截图示例：
1. Xilinx Vivado软件的安装与配置。
【请给出截图】
2. Xilinx Vivado软件的使用。
FPGA型号：xc7a100tcsg324-1
【请给出步骤和截图】
3. Xilinx Nexys 4开发板编程下载测试。
完成模块代码编写、测试激励文件(test bench)编写、仿真、综合RTL、引脚分配与约束、实现（implementation）、编程下载、烧录等实验过程，并给出步骤与截图
要求：仿真和最终下载结果，后四个七段数码管上显示结果为学号后四位
七段数码管的显示需完成下表：
| 七段数码管显示 （请替换为需要显示的4个数字） | A | B | C | D | E | F | G | DP |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
| 3 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 1 |
引脚约束文件格式参考：
| set_property PACKAGE_PIN E3 [get_ports 时钟信号名] //使用开发板时钟信号(100MHz) set_property PACKAGE_PIN 引脚名称 [get_ports 模块输入输出名称] //设置引脚与信号对应 set_property IOSTANDARD LVCMOS33 [get_ports模块输入输出名称] //设置引脚高电平为3.3V |
五、实验思考
1.什么是Verilog HDL?
【答】Verilog是硬件语言（HDL)，它的代码是描述的一个电路，让EDA软件理解实现，是一种人与EDA软件交流的语言。Verilog可以做设计输入，主要用来描述数字逻辑电路{包括小的模块(比如计数器，各种控制逻辑)，功能IP(比如视频编码，加密，信号处理，总线协议等)，芯片顶层连接等。}；也可以做仿真模型{包括标准单元(standardcell)，各种存储器(memory)，各种模拟IP(PLL，ADC, 各种PHY接口等)}还可以搭建Testbench现在的很多小芯片或者小团队使用verilog。可以用来编写FPGA程序，FPGA是一种可编程芯片，在工业应用中它主要体现在开发周期短，可以迅速推向市场，相比开发专用芯片要快的多，但缺点是价格贵。
2.到Xilinx公司的主页上查看Xilinx的其它支持Verilog HDL的工具，查找其获取方法。
【答】
3.到Altera公司的主页上查看支持Verilog HDL的工具，查找其获取方法。
【答】
4.Baidu搜索支持Verilog HDL的工具，查找其获取方法。
【答】Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。 结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。 数据流描述是指根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的方式。通过观察是否使用assign赋值语句可以判断是否有数据流描述。 行为描述是指只注重实现的算法，不关心具体的硬件实现细节。这与C语言编程非常类似。通过观察是否使用initial 或always语句块可以判断是否有行为描述。 混合描述是指以上几种描述方法都存在的一种描述方式。具体在一个工程中，不可能只是用单独哪一种描述方式，一般都是各种描述方式的混合。 逻辑电路的结构描述侧重于表示一个电路由哪些基本元件组成，以及这些基本元件的相互连接关系。逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。逻辑电路的行为描述侧重于电路的输入输出的因果关系（行为特性），即在何种输入条件下，产生何种输出（进行何种操作），并不关心电路的内部结构。EDA综合工具能自动将行为描述转换成电路结构，形成网表文件。当电路规模较大货时序关系较为复杂时，通常采用行为描述方式进行设计。 在数字电路设计中，寄存器传输级（RTL）描述在很多情况下时钟能够被逻辑综合工具接受的行为级和数据流级的混合描述。因此RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。并不是所有的行为级描述都可以被综合。同样是for语句，如果循环条件是常数，就是RTL的，如果是变量，就是行为级的。
