从零开始的FPGA学习（第一个任务：多数表决器）_用vivado写一篇九人表决器

第一个任务：多数表决器

（1）基础任务

选择一个人数的表决器，每个人用一位表示（如 9 人表决器就是 9 位二进制），1 表示同意，0 表示不同意，超过半数表示通过，由一位发光二极管显示输出，通过用 1 表示，发光二极管亮，不通过用 0 表示，发光二极管灭。

首先我们先做一个的3人表决器，同时感受一下VIVADO软件和Verilog语言。

1.建立工程：

点击Create Project 建立一个新的工程，下面Open Project 打开一个工程。然后点击NEXT

在这里修改工程的名字和位置，根据自己喜好即可，最好能够让自己方便找到，设置好后点击NEXT

默认选择RTL工程即可直接点击NEXT

在这里我们可以添加和创建文件，也可以进入之后在添加，当然如果我们之前就有写好的源文件可以直接打开，不过我们还没有直接点击NEXT即可。后面相同点击NEXT

选择器件：实际实验会有一个板子上面有着对应的型号，如果还不知道型号随意选择就好。进入之后也是可以重新选择型号的，不用担心。（下面是我选择的型号 xc7a35tcsg325-1)

接下来是VIVADO的界面，没错一脸懵逼，（这确实是我的第一反映，这都是什么东西）不过不要着急，一点一点使用下来就会熟悉了。
图中箭头标注处可以添加文件其中包括源文件，仿真文件，约束文件（你问我源文件和仿真文件干嘛用的？ 我怎么知道，就是实现功能和仿真的呗，实在说不清楚，后面有更多的理解了在后面补充好了。）

进入到页面了，该去做我们的第一个任务喽！做一个多人表决器！

每个人用一位表示（如 9 人表决器就是 9 位二进制），1 表示同意，0 表示不同意，超过半数表示通过，由一位发光二极管显示输出，通过用 1 表示，发光二极管亮，不通过用 0 表示，发光二极管灭。

简单理解就是投票，人数过半就通过（输出1），否则就不通过（输出0）
好极了简单易懂。
那么第一步建立一个源文件！

1.建立源文件
点击add sources
add or create constraints(时束文件)

add or create design sources（源文件）

Add or create simulation sources（仿真文件）

选择第二个源文件 出现一开始建立工程的类似页面，点击Create File 给文件命名


这里命名为vote_7 附上7人表决器源文件代码

module vote_7(output pass,input [6:0] vote);
integer i;   //i用作循环
reg[2:0] vote_count;  //用来计数是否超过三人（半数）
always@(vote)begin   
  vote_count=0;   //赋初值为0
  for
1
2
3
4
5