Verilog的双边沿触发_verilog双边沿触发

作者：我家小花儿 | 2024-05-22 10:44:06

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verilog双边沿触发

前言

FPGA中没有双边沿触发(上下边沿都触发)，即使综合时没有报错，也无法正常下载FPGA中运行。
Verilog中always@（）语句双边沿触发（语法与综合的差异）

解决

可以用单独的边沿触发和组合逻辑实现双边沿触发：

module top_module (
    input clk,
    input d,
    output q
);
    reg q1,q2;
    always@(posedge clk)
        q1 <= d;
    always@(negedge clk)
        q2 <= d ;
    
    always@(clk)
        if(clk)
            q = q1;
   		else 
            q = q2;
 
endmodule
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也可以使用这篇文章的异或法：双边沿触发器

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