分享官方提供的JESD204B故障排除技巧_jesd204b输出数据为0

原文来自《JESD204B-Survival-Guide.pdf》，是对JESD204B的进一步阐述，文章末尾介绍了常见的故障排除技巧，和大家一起分享一下：
1.数据最高位缺失
在图8中，数据位的VisualAnalog数字显示，第14位从未切换。这可能表明部件、PCB、接收器有问题，或者，无符号数据的功率不够大，无法切换最高有效位。

缺位14的Adc频域图：
图9显示了先前数字数据的频域视图，其中第14位没有切换。从图中可以看出，该位是有效的，在系统的某个地方出现了错误

缺位14的Adc时域图：
图10是相同数据的时域图。而不是平滑的正弦波，数据是偏移的，并且在整个波形的点上有显著的峰值。

2.位9和位10短接在一起的Adc：
在图11中，没有丢失一个位，而是将两个位短接在一起，以便接收器始终在两个引脚上看到相同的数据。

第9位和第10位短路在一起的Adc频域图：
图12显示了两个比特一起短路的相同情况的频域视图。虽然基带信号清晰地存在，但噪声底却比应有的差得多。底板变形的程度取决于哪些比特被短路。

位9和位10短路在一起的Adc时域图：

在图13所示的这个时域视图中，问题不太明显。虽然在波峰和波谷中会失去一些平滑性，但当采样率接近波形的频率时，这种情况也很常见。

附：可以降低输入信号功率，FPGA的ILA上进一步验证bit位是否短路

3.无效数据和时钟时序的时域图（FPGA时序违例）
图14显示了一个时序无效的转换器，在本例中是由设置/保持问题引起的。与之前的误差(通常在每个数据周期中显示出来)不同，定时误差通常不太一致。不太严重的定时错误可能是间歇性的。

这些图显示了不符合时序的数据捕获的时域和频域。注意时域的误差在周期之间是不一致的。另外，请注意FFT/频域中的升高噪声门。is通常表示缺位，这可能是由于时间对齐不正确造成的。

再次注意，每个周期的错误并不一致，但某些错误确实会重复。一个例子是图中几个周期的谷的负尖峰。

解决：检查FPGA时序约束！