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FPGA-Verilog HDL 数字跑表详细版（附代码）_北京工业大学fpga实验数字跑表

作者：我家自动化 | 2024-04-15 01:36:57

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北京工业大学fpga实验数字跑表

在这里插入图片描述

题目分析：
输入系统时钟CLK为50MHZ。我们要做的就是通过计算经过多少个系统的CLK时钟，得到一个毫秒（百分秒）的输出，让它进一步作为秒、分钟的输入时钟信号。
如：通过100个毫秒的输入得到1个1秒的输出，再通过60个1秒得到1个1分钟的输出。

$\tt CLR,PAUSE两个控制信号的作用如下图所示。$
在这里插入图片描述

从题目分析我们看到：
1、我们需要一个将系统内部时钟转换为一个毫秒信号时钟的分频模块。

2、需要将输入毫秒ms时钟信号转化能输出秒s，分钟m的模块。

3、需要能将毫秒ms、秒s、分钟m在数码管上显示的模块。

4、最后通过顶层模块top将所有模块串联起来实现功能。

我们需要一个分频 $\tt module$ 实现将50MHZ的输入系统sysclk转换成1个毫秒的输出CLK。

通过公式算出：
输入： $T1=\frac {1}{50M}=\frac {1}{5*10^7}$

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