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4.1节内容见本账号其他文章。
有2种校准模式:后台校准或者命令式校准。在background calibration模式下,输出驱动器和CA/DQ ODT阻抗的校准发生在设备操作的后台中,且该过程跨工艺、温度和电压,并设计成在单个封装内消除多通道(即允许通道独立)的协调需求。系统也可以选择基于命令的校准模式,该操作方式类似于LPDDR4设备,通过将MR28 OP[5]设置成1选择基于命令的校准模式。
当LPDDR5的电压、温度随着系统环境变化而改变时,可能需要重新校准ZQ。只有当VDDQ电压设置成标称的0.5v或以上时(即当DVFSQ未激活时),才可以执行ZQ校准。在后台校准模式下,当VDDQ被设置成标称DC电平低于0.5v或当VDDQ处在多个电平间转换的状态时(即,当DVFSQ激活时),内存控制器应该通过设置ZQ Stop来停止ZQ校准。在Command-Based mode下,当DVFSQ激活时,除非设置了ZQ Stop,否则ZQCal Start命令是非法的。详细内容见4.2.1.2节。
改变CA ODT值(MR11-OP[6:4])、DQ ODT值(MR1-OP[2:0])不会改变现有的校准方案,因此不需要立即重新校准。
如图13所示(图在之前文章里),所有的LPDDR5芯片在初始化和上电过程种的Td时间前会自动执行ZQ校准。不论ZQUF的状态是什么,在Tg或之后的时间,所有LPDDR5芯片要发起ZQCal Latch命令。在Tf之后的任意时间可以改变ZQ校准模式。4.2.1.1.7章节可以有更细节的描述。
校准延迟和时序要求可以参考表24。
置位ZQ Reset会将校准值设成默认值。
当ZQ Stop使能时,其他设备可以使用ZQ资源,看4.2.1.2节了解更多信息。
在Command-Based校准模式下,当MR28 OP[1]=1时,会忽略ZQCal Start命令。
ZQ Interval和ZQ Mode MR设置仅适用于ZQ Initiator die,对于ZQ Target die,这些设置会被忽略。
在上电初始化和复位序列完成之后,ZQUF MR4 OP[5]=0。
在Command-Based校准模式下,ZQCal Start命令仅需发给ZQ Initiator die或dice,即可保持精确校准。non-ZQ Initiator die将忽略接收道德ZQCal Start 命令。和接收到有效ZQCal Start命令的ZQ Initiator die共享ZQ资源的所有Die都将被校准。在满足tZQCAL4、tZQCAL8或tZQCAL16之后,将给这些die都发送一个ZQCal Latch命令。
拥有超过1个ZQ pin的LPDDR5封装可能包含超过1个ZQ Initiator die。
该模式下,下拉/ODT和上拉/Voh校准将在后台执行,并由DRAM保持更新。在MR28 OP[3:2]中指定的tZQINT时间间隔内,LPDDR5 SDRAM将执行重新校准。该过程不需要ZQCal Start命令,且DRAM会忽略掉所有接收的ZQCal Start命令。
每个DRAM die使用一个外部ZQ电阻控制下拉/ODT校准,该电阻接在VDDQ和封装的ball/pin之间(ZQ resources)。最多有NZQ数量的DRAM die共享这些ZQ资源。校准将作为上电/初始化的一部分或在RESET_n置位后自动执行。随后的重新校准将有DRAM保持更新。DRAM的自我仲裁确保封装内的最多NZQ数量的die可以共享公共的外部ZQ电阻,避免冲突。当共享外部ZQ校准电阻时,不会影响噪声抗干扰性。
当自动下拉/ODT校准完成后,上拉/Voh校准将自动开始,在完成下拉/ODT和上拉/Voh校准后,如果新的校准码和当前锁存的码不同,则MR4 OP[5]比特(ZQUF)将被置位。该比特的MRR将通知系统有一个新的校准结果可以使用,并且应该发起一个ZQCal Latch命令(满足ZQCal Latch timing约束)以确保时钟保持下拉、ODT和Voh的精确校准。与单个或多个ZQ pin的共享和配置无关,每个die的ZQUF的设置是唯一的。或者,内存控制器也可以选择不监视ZQUF并周期性发起ZQCal Latch命令。
将MR28 OP[1]设置成ZQ Stop将停止所有后台校准活动。将MR28 OP[1]重新设置成0将立即启动校准序列,所有共享ZQ资源的DRAM die将以串行的方式重新校准。当从无法进行重新校准的DVFSQ-active模式下退出时,该操作可以使能快速重新校准。
至此,4.2.1.1.1节已完成分享。
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