Verilog功能模块——读写位宽不同的同步FIFO_位宽不一样的fifo

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Verilog功能模块——异步FIFO-CSDN博客

Verilog功能模块——同步FIFO-CSDN博客

Verilog功能模块——读写位宽不同的异步FIFO-CSDN博客

Verilog功能模块——读写位宽不同的同步FIFO-CSDN博客

Verilog功能模块——标准FIFO转FWFT FIFO-CSDN博客

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前言

前面的博文已经讲了异步FIFO、读写位宽不同的异步FIFO与同步FIFO，本文使用纯Verilog实现了读写位宽不同的同步FIFO，并仿真验证了设计的正确性。

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一. 实现思路

思路与读写位宽不同的异步FIFO完全相同，只是将异步FIFO子模块替换为了同步FIFO子模块。

注意：

1. 同步FIFO不存在“假满”与“假空”问题
2. FIFO实际容量比设定容量大，差值为2个小位宽（读/写）数据

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二. 模块功能框图与信号说明

信号说明：

注意：

1. 信号的命名与Vivado中的FIFO IP核完全一致

2. 复位均为高电平复位，与Vivado中的FIFO IP核保持一致

3. 复位为异步复位，写复位和读复位可以共用一个信号，也可以分开

4. FIFO深度通过WADDR_WIDTH来设置，所以FIFO的深度必然是2的指数，如4、8、16、32等

5. DIN_WIDTH与DOUT_WIDTH的倍数关系必须是2的n次方，如2倍、4倍、8倍，不能是3倍、6倍

6. WADDR_WIDTH必须≥2，且RADDR_WIDTH = WADDR_WIDTH + log2(DIN_WIDTH / DOUT_WIDTH)也必须≥2

   一种极限情况，DIN_WIDTH = 4，DOUT_WIDTH=16，WADDR_WIDTH=4，RADDR_WIDTH =4+log2(4/16)=2

7. MSB_FIFO用于设定高位/低位先进先出，它和一般讲的FIFO大端和小端模式不是一个概念

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三. 部分代码展示

  //~ 如果读位宽大于写位宽，则需要组合数据，组合成一个数据就写入到读取侧FIFO中
  if (DOUT_WIDTH >= DIN_WIDTH) begin
    wire wdata_almost_full;
    syncFIFO # (
      .DATA_WIDTH (DIN_WIDTH),
      .ADDR_WIDTH (1        ),
      .FWFT_EN    (1        )
    ) syncFIFO_u0 (
      .din          (din        ),
      .wr_en        (wr_en      ),
      .full         (full       ),
      .almost_full  (wdata_almost_full),
      .dout         (wdata      ),
      .rd_en        (wdata_rd_en),
      .empty        (wdata_empty),
      .almost_empty (           ),
      .clk          (clk        ),
      .rst          (rst        )
    );

    assign almost_full = (wdata_almost_full && rdata_full) || full;


    localparam RADDR_WIDTH = $clog2(2**WADDR_WIDTH * DIN_WIDTH / DOUT_WIDTH);
    syncFIFO # (
      .DATA_WIDTH (DOUT_WIDTH ),
      .ADDR_WIDTH (RADDR_WIDTH),
      .FWFT_EN    (FWFT_EN    )
    ) syncFIFO_u1 (
      .din          (rdata       ),
      .wr_en        (rdata_wr_en ),
      .full         (rdata_full  ),
      .almost_full  (            ),
      .dout         (dout        ),
      .rd_en        (rd_en       ),
      .empty        (empty       ),
      .almost_empty (almost_empty),
      .clk          (clk         ),
      .rst          (rst         )
    );


    // 在读取侧FIFO未满，而写入侧FIFO非空时去读取写入侧FIFO
    assign wdata_rd_en = ~rdata_full && ~wdata_empty;

    reg [DOUT_WIDTH-1:0] rdata_r;

    if (MSB_FIFO == 1) begin
      always @(posedge clk or posedge rst) begin
        if (rst)
          rdata_r <= 'd0;
        else if (wdata_rd_en)
          rdata_r <= {rdata_r[DOUT_WIDTH-DIN_WIDTH-1:0], wdata}; // 先进的为高位
        else
          rdata_r <= rdata_r;
      end

      assign rdata = {rdata_r[DOUT_WIDTH-DIN_WIDTH-1:0], wdata}; // 先进的为高位
    end
    else begin
      always @(posedge clk or posedge rst) begin
        if (rst)
          rdata_r <= 'd0;
        else if (wdata_rd_en)
          rdata_r <= {wdata, rdata_r[DOUT_WIDTH-1 : DIN_WIDTH]}; // 先进的为低位
        else
          rdata_r <= rdata_r;
      end

      assign rdata = {wdata, rdata_r[DOUT_WIDTH-1 : DIN_WIDTH]}; // 先进的为低位
    end

    localparam WDATA_RD_EN_CNT_MAX = DOUT_WIDTH / DIN_WIDTH - 1;
    reg [$clog2(WDATA_RD_EN_CNT_MAX+1)-1 : 0] wdata_rd_en_cnt;
    always @(posedge clk or posedge rst) begin
      if (rst)
        wdata_rd_en_cnt <= 'd0;
      else if (wdata_rd_en)
        wdata_rd_en_cnt <= wdata_rd_en_cnt + 1'b1;
      else
        wdata_rd_en_cnt <= wdata_rd_en_cnt;
    end

    assign rdata_wr_en = wdata_rd_en && wdata_rd_en_cnt == WDATA_RD_EN_CNT_MAX;
  end
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四. 功能仿真

仿真与之前读写位宽不同的异步FIFO的情形基本相同，只是读写时钟相同。

testbench，文末也有工程分享，各位同学可自行查看。

写入4bit，写入深度32，读出8bit，FWFT FIFO仿真，波形如下：

可以看到，写入2个4bit数据后，empty在延迟两个读时钟上升沿后拉低，同时数据变为8’h01，在读出之后，empty再次置高，读端口逻辑正常。Vivado FIFO IP的empty信号拉低延迟较大，但也保证了在empty拉低时数据是有效的。

从上图可以看到，full信号和almost_full信号能正常置高，然后再读取一个数据后延迟两个写时钟上升沿一起拉低，因为读数据读一次就相当于2个写数据，所以almost_full和full是一起拉低的，这也是正确的。Vivado FIFO IP的实际深度比设定的32要大，这也是此IP的full比模块full更晚置高的原因。

可以看到模块的读数据与Vivado FIFO IP的读数据是一样的，在最后，模块FIFO读出8’h23后，empty置高，Vivado IP因为深度更大，empty更晚置高，可见读端口的行为是正确的。

因篇幅问题，其它条件下的仿真不再展示，感兴趣的同学可通过更改testbench自行验证。

1. FWFT_EN改为0，注意同步修改Vivado FIFO的配置
2. 验证写数据位宽>读数据位宽的情况

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五. 工程分享

Verilog功能模块——读写位宽不同的同步FIFO，Vivado 2021.2工程。

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